锁相环(PLL)基本原理、设计与应用

Report
第 1 页
2006年电子技术竞赛讲座
锁相环(PLL)基本原理、设计与应用
刘
颖
第一节
第二节
第三节
第四节
反馈控制电路简介
自动增益控制电路(AGC)
自动频率控制(AFC)电路
锁相环路(PLL)基本原理
一、PLL概述
二、基本锁相环的构成
三、锁相环的基本原理
四、锁相环各组成部分分析
五、环路的锁定、捕获和跟踪,同步带和捕捉带
第六节 锁相环路的应用
一、集成锁相环芯片
二、 方波发生器
三、PLL在调制解调技术中的应用
四、PLL在空间技术上的应用
五、PLL在稳频技术中的应用
六、PLL在频率合成器中的应用
第 2 页
第 3 页
第一节 锁相环路(PLL)及其反馈控制电路简介
在无线电技术中,为了改善电子设备的性能,广泛采用
各种的反馈控制电路。常用的有自动相位控制(APC)电路,
也称为锁相环路(PLL-Phase Locked Loop),自动增益控
(AGC)电路以及自动频率控制(AFC)电路。
它们所起的作用不同,电路构成也不同,但它们同属于
反馈控制系统,其基本工作原理和分析方法是类似的。
第 4 页
第二节 自动增益控制电路(AGC)
自动增益控制电路是某些电子设备特别是接收设备的
重要辅助电路之一,其主要作用是使设备的输出电平保持
一定的数值。所以也叫自动电平控制(ALC)电路。
自动增益控制电路是一种反馈控制电路,当输入信号电
平变化时,用改变增益的方法,维持输出信号电平基本不
变的一种反馈控制系统。
第 5 页
AGC电路接收方框图如图2-1所示。
图2-1 AGC电路的接收方框图
第 6 页
工作原理: 它的工作过程是输入信号 经放大、变频、再放大
后,到中频输出信号,然后把此输出电压经检波和滤波,产生
控制电压 ,反馈回到中频、高频放大器,对他们的增益进行
控制。所以这种增益的自动调整主要由两步来完成:第一,产
生一个随输入 信号而变化的直流控制电压 (叫AGC电压);第
二,利用AGC电压去控制某些部件的增益, 使接收机的总增益
按照一定规律而变化。
产生控制信号的简单的AGC电路如图1-2所示。
图2-2 简单的AGC电路
第 7 页
第 8 页
工作原理: 图2-2是简单AGC电路, 这是一种常用的电路。
是中频放大管,中频输出信号经检波后,除了得到音频信
号外,还有一个平均分量(直流) ,它的大小和中频输
出载波幅度成正比,经滤波器 ,把检波后的音频分量滤
掉,使控制电压 不受音频电压的影响,然后把此电压
(AGC控制电压)加到 的基极,对放大器进行增益控
制。
第 9 页
Ui与增益K的关系曲线
Ui与增益K的关系曲线
Ui与UO的关系曲线
加上AGC后,放
大器增益K随Ui的增加
而减小(曲线1),因而
输出电压UO 和输入电
压Ui不再是线性关系,
振幅特性UO~ Ui不再
是一条直线,而是如
图2-3 所示的曲线2’。
图2-3 简单的AGC特性
从曲线可知:当Ui 较小时,控制电压Up 也较小, 这时增益可K虽略有减小,
但变化不大,因此振幅曲线基本上仍是一段直线;当 足够大时,Up的控制作用
较强,增益K显著减小。这时UO基本保持不变,振幅特性曲线2‘的bc段所示。通
常把UO基本上保持不变这部分叫做AGC的可控范围。可控范围越大,AGC的特
性越好。
第 10 页
第三节 自动频率控制(AFC)电路
AFC电路也是一种反馈控制电路。他控制的对象是信号
的频率,其主要作用是自动控制振荡器的振荡频率。例如,
在调频发射机中如果振荡频率漂移,则利用AFC反馈控制作
用,可以适当减少频率变化,可以提高频率稳定度。又如在
超外差接收机中,依靠AFC系统的反馈调整作用,可以自动
控制本振频率,使其与外来信号频率之差值维持在接近中频
得数值。
第 11 页
•自动频率控制(AFC)的原理框图
图3-1 AFC的原理方框图
第 12 页
工作原理: 图3-1是AFC的原理框图。被稳定的振荡器频率f0 与
标准频率fr 在频率比较器中进行比较。当f0 = fr时,频率比较器
无输出,控制元件不受影响;当 f0 ≠ fr时,频率比较器有误差
电压输出,该电压大小与| f0 - fr | 成正比。此时,控制元件的参
数即受到控制而发生变化,从而使 发生变化,直到使频率误差
减小到某一定值Δf ,自动频率微调过程停止,被稳定的振荡
器就稳定在 f0 = f0± Δf 的频率上。
AFC电路是以消除频率误差为目的的反馈控制电路,由于它的
基本原理利用频率误差电压去消除频率误差,这样,当电路达到平
衡时,必然有剩余的频率误差存在,无法达到现代通信中对高精度
频率同步(频差为0)和相位跟踪的广泛要求.要实现频率和相位的
跟踪,必须采用自动相位控制电路,即锁相环(PLL: Prase Locked
Loop)
第 13 页
第四节
锁相环路(PLL)
一、PLL概述
锁相环路是一个相位误差控制系统,是将参考信号与输出
信号之间的相位进行比较,产生相位误差电压来调整输出信号
的相位,以达到与参考信号同频的目的。
参考
信号
鉴相器
环路
压控
滤波器
振荡器
图4-1 锁相环系统框图
输出
信号
第 14 页
锁相接收机
微波锁相振荡源
锁相环路应用
锁相调频器
锁相鉴频器
定时提取(滤波)
锁相频率合成器
……
在锁相频率合成器中,锁相环路具有稳频作用,能够完
成频率的加、减、乘、除等运算,可以作为频率的加减器、
倍频器、分频器等使用。
第 15 页
二、基本锁相环的构成
基本的锁相环路组成
参考信号
鉴相器
鉴相器(PD-Phase Detector)
环路滤波器(LF-Loop Filter)
压控振荡器(VOC: Voltage Controlled Oscillater)
环路
压控
滤波器
振荡器
输出信号
图4-2 基本锁相环框图
压控振荡器受环路滤波器输出电压uc(t)的控制,使振荡频率向输
环路滤波器的作用是滤除ud(t)中的高频分量及噪声,以保证环
鉴相器是相位比较装置,用来比较输入信号ui(t)与压控振荡器输出信号
入信号的频率靠拢,直至两者的频率相同,使得VCO输出信号的相
路所要求的性能。
uo(t)
的相位,它的输出电压ui(t)是对应于这两个信号相位差的函数。
位和输入信号的相位保持某种特定的关系,达到相位锁定的目的。
第 16 页
鉴相器是相位比较装置,用来比较输入信号ui(t)与压控
振荡器输出信号uo(t) 的相位,它的输出电压ui(t)是对应于
这两个信号相位差的函数。
环路滤波器的作用是滤除ud(t)中的高频分量及噪声,
以保证环路所要求的性能。
压控振荡器受环路滤波器输出电压uc(t)的控制,使
振荡频率向输入信号的频率靠拢,直至两者的频率相
同,使得VCO输出信号的相位和输入信号的相位保持某
种特定的关系,达到相位锁定的目的。
三、锁相环的基本原理
第 17 页
设输入信号ui(t)和本振信号(VCO输出信号)uo(t)分别是正
弦和余弦信号,它们在鉴相器内进行比较,鉴相器的输出是一
个与两者间的相位差成比例的电压ud(t),一般把ud(t)称为误差
电压。
环路低通滤波器滤除鉴相器中的高频分量,然后把输出电
压ud(t)加到VCO的输入端,VCO送出的本振信号频率随着输入电
压的变化而变化。如果二者频率不一致,则鉴相器的输出将产
生低频变化分量并通过低通滤波器使VCO的频率发生变化。只
要环路设计恰当,则这种变化将使本振信号的频率一致起来。
最后如果本振信号的频率和输入信号的频率完全一致,两
者的相位差将保持某一恒定值,则鉴相器的输出将是一个恒定
直流电压(高频分量忽略),环路低通滤波器的输出也是一个
直流电压,VCO的频率将停止变化,这时,环路处于“锁定状
态”。
第 18 页
四、锁相环各组成部分分析
1.鉴相器
鉴相器是锁相环路的关键部件,它的形式很多,我们仅介
绍其中常用的“正弦波鉴相器”。
1)正弦波鉴相器的数学模型
任何一个理想模拟乘法器都可以作为有正弦特性的
鉴相器。设输入信号为:
ui (t )  U1m sini t   i (t )
压控振荡器的输出信号为:
uo (t )  U 2m coso t   o (t )
第 19 页
在一般情况下,ωi 不一定等于ωo ,所以为了便于比
较两者之间的相位差,现都以ωo t 为参考相位。这样 ui(t)
的瞬时相位为:
it  i (t )  ot  i  o t  i (t )
 ot  i (t )
其中:
i (t )  i  o t  i (t )
 t  i (t )
  i  o 是输入信号角频率与VCO振荡器信号角频率
之差,称之为固有频差。
第 20 页
按上面的新定义,可将式PLL输入、输出信号改写为
ui (t )  U1m sino t  i (t )
uo (t )  U 2 m cos0t   o (t )
 U 2 m cos0t  o (t )
式中  o (t )  o (t ) ,经乘法器相乘后,其输出为
1
ui (t )  uo (t )  Am  AmU1mU 2 m sin2ot  i (t )   o (t )  sini (t )   o (t )
2
高频成分
低频成分
第 21 页
通过环路滤波器,把上式中高频分量滤除。则鉴相器的输出为
u d (t ) 
1
AmU 1mU 2 m sin i (t )   o (t )
2
ud (t )  K d sin  (t )
式中 K d 
1
AmU 1mU 2 m
2
其中Am 为乘法器的增益系数,量纲为1/V。
 (t )  i (t )  o (t )
鉴相器的作用:将两个输入信号的相位差φ(t) 转变为输
出电压ud(t)。
第 22 页
由式 ud (t )  K d sin  (t )可得出鉴相特性,如图4-3所示。
图4-3 正弦特性曲线
由于 ud(t) 随 φ(t) 作周期性的正弦变化,因此这种鉴相
器称为正弦波鉴相器。
第 23 页
2)鉴相器线性化的数学模型
当 i (t )   o (t )  30o 时,
sin i (t )   o (t )   i (t )   o (t )
因此可以把式 u d (t )  K d sin  (t )写成
ud (t )  K d i (t )  o (t )  K d  (t )
所以,当φ(t)≤30°时,鉴相器特性近似为直线,ud(t)与
φ(t)成正比。
第 24 页
在时域中鉴相器数学模型如图4-4所示
图4-4 鉴相器的线性数学化模型(时域)
第 25 页
2.环路滤波器(Loop Filter,简称LF)
环路滤波器是线性电路,由线性元件电阻、电感和电容
组成,有时还包括运算放大器在内。它是低通滤波器。在锁
相环路中,常用的滤波器有以下的三种,如图4-5所示。
图4-5 三种常用的环路滤波器
第 26 页
环路滤波器的作用是滤除 ud(t) 中的高频分量及噪声,以
保证环路所要求的性能。
环路滤波器如果用的是图4-5(b)或(c)所示的比例积
分器时,比例积分器把鉴相器输出的即使是非常微小的电压积
累起来,形成一个相当大的VCO控制电压,并保持到
φo(t)=φi(t) 时刻。只要改变环路滤波器的R1 、R2、C 就能
改变环路滤波器的性能,也就方便的改变了锁相环的性能。
第 27 页
3.压控振荡器VOC
压控振荡器受环路滤波器输出电压uc(t) 的控制,使振
荡频率向输入信号的频率靠拢,直至两者的频率相同,使
得VCO输出信号的相位和输入信号的的相位保持某种关系,
达到相位锁定的目的。
第 28 页
压控振荡器就是在振荡电路中采用压控元件作为频率控制
元件。压控元件一般都是变容二极管。由环路滤波器送来的控
制信号电压uc(t) 加在压控振荡器振荡回路中的变容二极管,当
uc(t) 变化时,引起变容二极管结电容的变化,从而使振荡器的
频率发生变化。因此压控振荡器实际上就是一种电压-频率变换
器。它在锁相环路中起着电压-相位变化的作用。
压控振荡器的特性可用调频特性(即瞬时振荡频率ωo(t)相
对于输入控制电压uc(t) 的关系)来表示,如图4-6所示。
第 29 页
在一定范围内,ωo(t)与uc(t)
是成线形关系的,可用下式表
示,即
o (t )  o  K uc (t )
式中ωo: 压控振荡器的中心频率
图4-6 压控振荡器
Kω 是一个常数,其量纲为1/s·V或Hz/V。它表示单位控制
电压所引起的振荡角频率变化的大小。
VCO的频率变化由环路滤波器的特性决定,截止频率越
小,环路滤波器输出的用于控制VCO的信号uc(t)变化越缓
慢,这样VCO输出的信号变化较缓慢;截止频率越高, uc(t)
变化较快,VCO输出的信号变换也较快。
第 30 页
但在锁相环路中,我们需要的是它的相位变化,即把由控制
电压所引起的相位变化作为输出信号。由式ωo(t)可求出瞬时相
位为
t
t
0
0
01 (t )   o (t )dt  ot   K uc (t )dt
所以由控制电压所引起的相位变化,有
t
 o (t )   01 (t )  o t   K uc (t )dt
0
由此可见压控振荡器在环路中起了一次理想积分作用,因
此压控振荡器是一个固有积分环节。
第 31 页
五、环路的锁定、捕获和跟踪,同步带和捕捉带
1.环路的锁定
当没有输入信号时,VCO以自由振荡频率ωo振荡。如果
环路有一个输入信号ui(t),开始时,输入频率总是不等于VCO
的自由振荡频率的,即ωi≠ωo,如果ωi和ωo相差不大,在适当
范围内,鉴相器输出一误差电压,经环路滤波器变换后控制
VCO的频率,使其输出频率变化到接近ωi,而且两信号的相
位误差为φ(常数),这叫环路锁定。
第 32 页
2.环路的捕捉
从信号的加入到环路锁定以前叫环路的捕捉过程。
3.环路的跟踪
环路锁定以后,如果输入相位φi 有一变化,鉴相器鉴出
φi与φo之差,产生一正比于这个相位差的电压,并反应相位差
的极性,经过环路滤波器变换去控制VCO的频率,使φo改变,
减少它与 φi 之差,直到保持ωi=ωo,相位差为 φ,这一过程叫
做环路跟踪过程。
第 33 页
4.环路的同步带和捕捉带
当输入信号超过同步带范围,PLL将失锁。VCO
输出为自由振荡频率 。一旦入锁后,压控频率就等于
基准频率,且PLL输出频率 随输入频率而变化,这就
称为跟踪。
第 34 页
5.判断环路是否锁定的方法
1)在有双踪示波器的情况下
开始fi<fo,环路处于失锁状态,加大输入信号频率fi,用双
踪示波器观察压控振荡器的输出信号和环路的输入信号,当
两个信号由不同步变成同步,且 fi=fo 时,表示环路已经进入
锁定状态。
2)单踪──普通示波器
在没有双踪示波器的情况下,在单踪示波器上可以用
李沙育图形来判定环路是否处于锁定状态。
第 35 页
第五节 锁相环路的应用
锁相环路之所以广泛应用于电子技术的各个领域,是由
于它具有一些特殊的性能。
1)良好的跟踪特性
2)良好的窄带滤波特性
3)良好的门限特性
第 36 页
一、 集成锁相环芯片极其典型应用
集成锁相环芯片类型较多,现介绍CC4046集成锁相
环, CC4046为CMOS单片锁相环电路,工作频率为
1MHz。 CC4046和J691其逻辑结构和引出端功能完全相
同,仅电参数略有差异。
第 37 页
常用锁相环电路集成电路
EM92600/1 EMC 专用型锁相环
HT9286A/B HOLTEK 通用型锁相环
HT9287A/B HOLTEK 专用型锁相环
HT9288A/B HOLTEK 专用型锁相环
HYL21011S/J HYUNDAI 通用型锁相环
HYL21012S/J HYUNDAI 专用型锁相环
HYL21014S/J HYUNDAI 专用型锁相环
MC145162 MOTOROLA 通用型锁相环
MC145166 MOTOROLA 专用型锁相环
MC145167 MOTOROLA 专用型锁相环
KS8805B SAMSUNG 通用型锁相环
GM6532 LG 专用型锁相环
DMD5603 DAEWOO 专用型锁相环
DMD5602 DAEWOO 专用型锁相环
KA567 SAMSUNG 锁相环
KA567L SAMSUNG 锁相环
LM567 NSC 锁相环
DBL567 DAEWOO 锁相环
(资料来源:诚胜电子)
•CC4046逻辑图和引出端功能
第 38 页
CC4046的逻辑图和引出端功能图如图5-1和图5-2所示。
图5-1 CC4046引出端功能图
第 39 页
图5-2 CC4046的逻辑图
图5-3 CC4066典型波形图
第 40 页
图5-2是CD4046内部电原理框图,主要由相位比较
Ⅰ、Ⅱ、压控振荡器(VCO)、线性放大器、源跟随器、
整形电路等部分构成。比较器Ⅰ采用异或门结构,当两个
输人端信号Ui、Uo的电平状态相异时(即一个高电平,一
个为低电平),输出端信号UΨ为高电平;反之,Ui、Uo
电平状态相同时(即两个均为高,或均为低电平),UΨ
输出为低电平。当Ui、Uo的相位差Δφ在0°-180°范围内
变化时,UΨ的脉冲宽度m亦随之改变,即占空比亦在改
变。从比较器Ⅰ的输入和输出信号的波形(如图5-3所
示)可知,其输出信号的频率等于输入信号频率的两倍,
并且与两个输入信号之间的中心频率保持90°相移。从图
中还可知,fout不一定是对称波形。对相位比较器Ⅰ,它要
求Ui、Uo的占空比均为50%(即方波),这样才能使锁定
范围为最大。
第 41 页
引脚
功
能
1
相位比较器Ⅱ输出端(PH03)
2
相位比较器Ⅰ输出端(PH01)
3
相位比较器Ⅰ、Ⅱ输入端(PHⅠ2)
4
压控振荡器输出端(VCOo)
5
禁止端(INH)
6
压控振荡器的外接电容端(C1)
7
压控振荡器的外接电容端(C1)
8
地(VSS)
第 42 页
引脚
功
能
9
压控振荡器输入端(VCOI)
10
解调信号输出端(DEMO)
11
压控振荡器的外接电阻端(R1)
12
压控振荡器的外接电阻端(R2)
13
相位比较器Ⅱ输出端(PH02)
14
相位比较器Ⅰ、Ⅱ输入端(PHⅠ1)
15
内部提供稳压管负极端(Z)
16
电源(VDD)
第 43 页
相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。
它对输入信号占空比的要求不高,允许输入非对称波形,它
具有很宽的捕捉频率范围,而且不会锁定在输入信号的谐
波。它提供数字误差信号和锁定信号(相位脉冲)两种输
出,当达到锁定时,在相位比较器Ⅱ的两个输人信号之间保
持0°相移。
对相位比较器Ⅱ而言,当14脚的输入信号比3脚的比较信
号频率低时,输出为逻辑“0”;反之则输出逻辑“1”。如果
两信号的频率相同而相位不同,当输人信号的相位滞后于比
较信号时,相位比较器Ⅱ输出的为正脉冲,当相位超前时则
输出为负脉冲。在这两种情况下,从1脚都有与上述正、负脉
冲宽度相同的负脉冲产生。从相位比较器Ⅱ输出的正、负脉
冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两
个输入脉冲的频率和相位均相同时,相位比较器Ⅱ的输出为
高阻态,则1脚输出高电平。上述波形如图5-3所示。由此可
见,从1脚输出信号是负脉冲还是固定高电平就可以判断两个
输入信号的情况了。
第 44 页
CD4046锁相环采用的是RC型压控振荡器,必须外接电
容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的
频率宽度有要求时还需要外接电阻R2。由于VCO是一个电流
控制振荡器,对定时电容C1的充电电流与从9脚输入的控制
电压成正比,使VCO的振荡频率亦正比于该控制电压。当VCO
控制电压为0时,其输出频率最低;当输入控制电压等于电
源电压VDD时,输出频率则线性地增大到最高输出频率。VCO
振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都
由同一个电容C1完成,故它的输出波形是对称方波。一般规
定CD4046的最高频率为1。2MHz(VDD=15V),若VDD<15V,则
fmax要降低一些。
CD4046内部还有线性放大器和整形电路,可将14脚输入的
100mV左右的微弱输入信号变成方波或脉冲信号送至两相
位比较器。源跟踪器是增益为1的放大器,VCO的输出电压
经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用,
其稳压值为5V,若与TTL电路匹配时,可用作辅助电源。
第 45 页
CC4046、J691包含相位比较器、压控振荡器两部
分,使用时需外接低通滤波器(阻、容元件)形成完整
的锁相环。此外,它们内部设有一个6.2V的齐纳稳压
管。齐纳管是在需要用的时候作为辅助电源。
CC4046的1脚是相位输出端,环路人锁时为高电
平,环路失锁时为低电平。2脚相位比较器Ⅰ的输出
端。3脚比较信号输入端。4脚压控振荡器输出端。5脚
禁止端,高电平时禁止,低电平时允许压控振荡器工
作。6、7脚外接振荡电容。8、16脚电源的负端和正
端。9脚压控振荡器的控制端。10脚解调输出端,用于
FM解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ
的输出端。14脚信号输入端。15脚内部独立的齐纳稳
压管负极。
第 46 页
综上所述,CD4046工作原理如下:输入信号 Ui从14脚输
入后,经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的
输入端,图3开关K拨至2脚,则比较器Ⅰ将从3脚输入的比较信
号Uo与输入信号Ui作相位比较,从相位比较器输出的误差电压
UΨ则反映出两者的相位差。UΨ经R3、R4及C2滤波后得到一控
制电压Ud加至压控振荡器VCO的输入端9脚,调整VCO的振荡频率
f2,使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相
位比较器Ⅰ,继续与Ui进行相位比较,最后使得f2=f1,两者
的相位差为一定值,实现了相位锁定。若开关K拨至13脚,则相
位比较器Ⅱ工作,过程与上述相同,不再赘述。下面介绍
CD4046典型应用电路。
第 47 页
二、 方波发生器
图5-4 CC4046产生方波发生器电路
图5-4是用
CD4046的VCO组成
的方波发生器,当
其9脚输入端固定接
电源时,电路即起
基本方波振荡器的
作用。振荡器的
充、放电电容C1接
在6脚与7脚之间,
调节电阻R1阻值即
可调整振荡器振荡
频率,振荡方波信
号从4脚输出。按图
示数值,振荡频率
变化范围在20Hz至
2kHz。
第 48 页
三、在调制解调技术中的应用
1.锁相调频电路
图5-5
锁相调频电路原理框图
第 49 页
图5-6所示为CC4046用于锁相调频的实际电路。晶振
接于CC4046的14端,调制信号从9端加入,调频波中心
频率锁定在晶振频率上,在 3与4的连接端得到调频信
号。VCO的频率可用100kΩ的电位器调节。CC4046的最
高工作频率为1.2MHz。
图5-6 锁相调频的实际电路
第 50 页
2.锁相鉴频电路
图5-7所示为CC4046用于锁相鉴频的实际电路。
图5-7
CC4046锁相环解调电路
第 51 页
•工作原理
利用锁相环法进行解调的系统模型下图所示。
图5-8 锁相解调电路原理框图
接收调频信号:
S FM (t )  cos  c t  K FM  m(t )dt 


第 52 页
图5-9
FM信号波形图
第 53 页
(1)、鉴相器:对两输入信号进行相位比较,其输出电压为


uo (t )  Ke  (t ) ˆ(t )  Kee (t )
(2)、环路滤波器:平滑鉴相器输出电压及抑制鉴相器输出
电压中的噪声和高频分量。
sd (t )  uo (t )  h(t )
如果不用环路滤波器,称为一阶锁相环;
如果用一阶环路滤波器,称为二阶锁相环。
在此,只讨论一阶。此时有
sd (t )  uo (t )
第 54 页
(3)、压控振荡器VCO
 ˆ (t )  K v sd (t )
ˆ(t )   ˆ (t )dt   K v sd (t )dt
1 dˆ(t )
 sd (t ) 

K v dt
(5  1)
VCO的输出相位跟随输入变化。当不用环路滤波器
时,根据公式 sd (t )  uo (t ) ,VCO的输出相位就跟随
着uo(t)变化。
第 55 页
当 e很小, (t )  ˆ(t )
带入公式(5  1)中,S d (t )为
1 d (t ) 1
sd (t ) 


 (t )
K v dt
Kv
  (t )  c  K FM m(t )
1
c  K FM m(t )
 sd (t ) 
Kv

c
Kv

K FM
m(t )
Kv
(5  2)
隔掉直流,即可得到解调后的消息信号。
第 56 页
四、在空间技术上的应用
图5-10 锁相接收机方框图
第 57 页
五、在稳频技术中的应用
PLL用于振荡器的稳定与提纯的电路结构如图5-11所示。
低电平晶振 fo
鉴相器
环路滤波器
输出
VCO(fo)
PLL电路
图5-11 振荡器的稳定与提纯
第 58 页
我们知道石英晶体振荡器工作于低电平时长期稳定性
很好,但是噪音和相位抖动很大。而PLL工作于中等电平
时长期稳定性差,但是短期稳定性高,输出噪声和相位抖
动小。因此,如果将这二者结合起来,就可兼顾这两方
面。可采用图5-11所示的方案。其中两个晶振的频率都是
fo,中电平晶振用作压控振荡器。当锁定后,VCO的输出
信号频率就等于环路输入信号的频率,这样长期稳定性即
得到保证。而相位噪声通过一个通带很窄的滤波器,绝大
部分被滤除,因而输出频谱变纯。
第 59 页
六、频率合成器
概念:利用一个频率既准确又稳定的晶振信号产生一系
列频率准确的信号设备叫做频率合成器。
简单地说,PLL电路就是用于生成与输入信号相位同
步的新的信号的电路。将VCO输出的信号或者VOC输出
经过分频器的信号的相位进行比较,控制两个信号,使
其保持同相位,当让可对频率进行同样的控制,这样就
可使VCO输出的振荡频率跟踪输入信号的频率了。
第 60 页
•原理:在图5-11所示的图中加入分频器,则输入频率与VCO输
出频率的分频频率同步。如果对分频器的频率进行切换,则又
VCO的输出到输入频率同样精度的分频信号。这就是PLL方式频
率合成器的原理。
PLL电路
输入信号
(频率fin)
鉴相器
环路
压控
输出信号
滤波器
振荡器
(频率fout
fout=Nfin)
N分频器
可编程分频器
图5-12 频率合成器原理框图
fout=Nfin
第 61 页
在工程应用中,对频率合成器的要求主要是以下两个方
面:
1)频率范围视用途而定。就其频段而言有短波、超短
波、微波等频段。通常要求在规定的频率范围内,在任何指
定的频率点(波道)上,频率合成器能正常工作且满足质量
指标。
2)频率间隔。频率合成器的输出频率是不连续的。两个
相邻频率之间的最小间隔就是频率间隔。对短波单边带通
信,现在多取频率间隔为100Hz,有的甚至为10Hz、1Hz;
对短波通信,频率间隔多取为50kHz或10kHz。
第 62 页
1.输出为输入N倍频的方法
输入信号频率fin
晶振
PLL电路
鉴相器
环路
压控
滤波器
振荡器
输出 fout
N分频器
图5-13 输出为输入N倍频的方法 fout=N×fin
图中的输入信号的频率与输出信号分频后的频率为同一
频率。这种由外部任意整数值设定分频功能的分频器成为可
编程分频器(Programable Devider).
当 N变化时,输出信号频率响应跟随输入信号变化。
第 63 页
对于图5-12的电路,输出频率的设定分辨率等于相位
比较频率。因此PLL电路输出频率的精度由输入信号频率的
精度决定。对于频率合成器,一般由晶振产生输入信号,
然而廉价的晶振的稳定振荡频率范围为几兆到几十兆赫兹。
为此,要想得到更高分辨率时,需要修改电路。
第 64 页
•频率合成器实用电路设计
图5-14用CD4046与BCD加法
计数器CD4518构成的100倍频电
路。刚开机时,f2可能不等于f1,
假定f2<f1,此时相位比较器Ⅱ输
UΨ为高电平,经滤波后Ud逐渐
升高使VCO输出频率f2迅速上升,
f2增大值至 f2=f1,如果此时 Ui滞
后 U0,则相位比较器Ⅱ输出UΨ
为低电平。UΨ经滤波后得到的
Ud信号开始下降,这就迫使VCO
对f2进行微调,最后达到
fout/N=f2=f1,并且f2与f1的相位
差Δφ=常数,进入锁定状态。如
果此后f1又发生变化,锁相环能
再次捕获f1,使f2与f1相位锁定。
f1
fout
f2
图5-14 CC4046频率合成器
第 65 页
2.输出为输入N/M倍频的方法(输入部分接入分频电路)
输入信号频率fin
晶振
PLL电路
f1
M分频器
鉴相器
环路
压控
滤波器
振荡器
输出 fout
N分频器
图5-15 输出为输入N倍频的方法 f out
N
 f in 
 Nf1
M
f in

M
M=1时为倍频器,f out  fin  N , N=1时为分频器 out
。
为了得到更高分辨率,采用上图的PLL电路,它是以必
要的设定分辨率的频率(1KHZ与10KHZ等)对几兆赫兹的振
荡频率进行分频构成的电路。
f
第 66 页
输入信号频率fin,经固定分频(M 分频)后得到基准频
率f1,把它输入到相位比较器的一端,VCO输出信号经可预
制分频器(N 分频)后输入到相位比较器的另一端,这两个
信号进行比较,当PLL锁定后得到
f in f out

,
M
N
f out
N

f in  Nf1
M
当 N变化时,输出信号频率响应跟随输入信号变化。
为了实现数字切换改变PLL电路的输出频率,可使用可
编程分频器,但要自由设定分频系数,分频器内部构成边的
很复杂,高速响应也较难实现。通用可编程分频器的上限频
率为10MHZ左右。
频率合成器的一种实用电路如图5-16所示。这种CMOS
锁相环适于低频率合成器。
第 67 页
CC4518
f1
f2
CC4046
CC145228
CC145228
CC14522
图5-16 频率合成器的一种实用电路
第 68 页
本电路是由基准频率产生、锁相环及分频器(N分频)三部
分组成。
基准频率f1经CC4046的第14脚送至相位比较器Ⅱ,然后从
VCO(4端)输出f2。
在VCO的输出端4与相位比较器的输入端3之间插接一个分
频器( N分频),就能起到倍频作用。即f2=Nf1。如果分频器系
数N 是可变的, 从1连续变化到999,就可得到999个不同的fo
输出。若基准频率f1为1kHz,则本电路可输出间隔为1kHz的
999种频率。若设 N=375,则 f2=375×1kHz=375kHz。
第 69 页
3.输出为输入N/M倍频的方法(输出部分接入分频电路)
输入信号频率fin
PLL电路
晶振
鉴相器
环路
压控
滤波器
振荡器
输出 fout
M分频器
N分频器
N
f

f

in
图5-17 输出为输入N倍频的方法(方波) out
M
为了拓宽输出频率范围,在宽范围内取分频系数N,相应
的VCO振荡频率也要在宽范围内改变。然而,随着PLL电路的
传递函数的变化,VCO很难输出高存正度的信号。
第 70 页
另外,可变VCO的振荡频率范围也是有限的。一般来
讲,振荡频率范围宽,则VCO输出信号的存正度也随之降
低。
当输出波形为方波时,如前图所示,VCO输出部分接入
分频器,可以拓宽输出频率范围。例如,VCO振荡频率范围
即使为1~10MHz,若输出分频器的分频系数N设定为10,
100,1000,……,则也可以得到较低的频率。
第 71 页
4. PLL电路与外差电路的组合方式(输出为(fin×N)+fL)
输出 fout
PLL电路
fin
鉴相器
环路
压控
滤波器
振荡器
低通
N分频器
滤波器
fout+fL
或 fout-fL
本地振荡器频率fL
图5-18
PLL电路与外差的组合方式
fout=N×fin±fL
为了拓宽输出频率范围,本地振荡器(fL)应该是可变
的。
晶振
5.双环数字频率合成器
它包括两个数字锁相环:
•环I称尾数环,决定输
出频率的尾数位。
1/Nr
f01’ 1/N
2
混频
LF
LF1
I
1/N1
fR1’
fR1
第 72 页
PD1
fR2
1/Nr
fR2’
PD2
VCO1
f01
1/Nr
VCO2
LF2
II
•环II称主环,决定输出频率的主值。
1/N2
图5.19 双环数字频率合成器框图
若fR1=100KHz, Nr=10,N1=700799, N2=308  407, 则有
fR1’=fR1/Nr=10KHz, f01=N1fR1’=7  7.99MHz,
f01’=f01/NrN2= f01/10N2=1.72  2.59KHz
fR2’=(fR1-f01’)/N2=fR1’-f01/100N2=9.741  9.828
所以
f02=N2fR2’=N2fR1’-f01/100=N2fR1’-fR’N1/100
=N210KHz-N1 0.1KHz=3000.1 4000KHz
f02
第 73 页
6.常用记数分频器芯片型号
CC4017 有十个译码输出端的的十进制计数器
C4018 可预置1/N计数器
C4020 14级串行进位二进制计数器/分频器
C4022 有八个译码输出端的八进制计数器
CC4024 7级串行进位二进制计数器/分频器
C4029 可预置可逆计数器(二进制或-十进制)
C4040 12级串行进位二进制计数器/分频器
CC4060 14级二进制串行计数器
第 74 页
CC4510 4位十进制同步可逆计数器
CC4516 4位二进制同步可逆计数器
CC4518 双BCD同步加法计数器
CC4520 双4位二二进制同步加法计数器
CC40160 十进制同步计数器(异步清除)
CC40161 4位二进制同步计数器(异步清除)
CC40162 十进制同步计数器(异步清除)
CC40163 4位二进制同步计数器(异步清除)
CC14522 BCD1/N 4位计数器
CC14526 二进制1/N 4位计数器
第 75 页
参考文献
[1]远坂俊昭 著,锁相环(PLL)电路设计与应用 2006
[2]周炯磐 . 通信原理(下). 北京邮电大学出版社 2002
[3]刘联会 通信电路原理 . 北京邮电大学出版社 2004
[4]冯民昌 主编. 模拟集成电路系统. 中国铁道出版社 1991

similar documents