2.0 Qartus II 快速操作指南

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YANGTZE NORMAL UNIVERSITY
第2章Quartus II 快速操作指南
YANGTZE NORMAL UNIVERSITY
QuartusII 简介
图形或
HDL编辑
Analysis & Synthesis
(分析与综合)
Filter
(适配器)
Assembler
(编程文件汇编)
编程器
Timing Analyzer
(时序分析器)
设计 输入
综合或 编译
下载
适配器件
仿真
Quartus II设计流程
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项目(project )
1.
2.
3.
Project内容:
All of the design files and other related
files necessary for the successful
compilation, simulation, and programming
of a design
一个设计为一个Project, 所有 Project的内
容包含在一个项目文件中。
在设计开始时必须指定创建一个Project文
件
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主要输入文件类型(files type)
Quartus II Project File
VHDL Design File
Verilog Design File
Block Design File
设
计
输
入
Memory Initialization
File
Symbol File
.qpf
.vhd
.v
.bdf
.mif
.sym
Quartus II Settings File
指配
.qsf
waveform files
仿真
.vwf
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主要输出文件类型(files type)
Programmer Object File 编程文件
.pof
SRAM Object File
配置文件
.sof
Pin-Out File
引脚输出文
件(可用于
核对硬件连
接关系)
.pin
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编
译
Quartus II主菜单
仿
真
编
程
YANGTZE NORMAL UNIVERSITY
File菜单
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Project菜单
将设计文件加入项目中
电源估算文件生成
顶层设计文件设置
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Assignments
器件和引脚指配
菜单
编译设置
Processing菜单->
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启动编译
启动仿真
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Tools菜单-
>
看RTL电路图
器件编程
许可文件设置
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设计输入(design input)
设计输入步骤
1.
I.
建立项目文件
File->New Project Wizard
II.
编写设计文件代码(或者画出原理图)
File->New->Device Design Files->
III.
将设计文件加入到项目文件中
Project->Add/Remove File in Project
2.
VHDL设计输入
3.
原理图设计输入
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VHDL设计输入
文件名称
必须和
ENTITY名
一致
元件符号调入
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UNIVERSITY
生成符号块
绘制节点连线
绘制节点总线连接
绘制导线工具
粘连(移动)
线段选中
原理图设计输入
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原理图设计输入:符号调入
按下mouse右键->
原理图设计输入:符号调入(续前)
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库符号
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符号文件也可以是?
1.
VHDL代码得到!!
2.
如何
将VHDL设计文件
变成
符号文件(.sym)?
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将VHDL代码生成符号文件(*.sym)
一个例子
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器件与引脚指配
(device & pin assignment)
通过对话窗指配
1.
I.
II.
2.
Assignments -> Device
Assignments -> Pins
通过“*.qsf”文件指配
“XXX.qsf”是一个文本文件,包含了设计
项目所有的配置信息,其中包括器件和引
脚信息
器件指配:
Assignments -> Device->
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未用引脚一般接地
Device & Pin Options-> Unused Pins
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Device & Pin Options-> Configuration
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引脚指配:Assignments -> Pins->
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通过“*.qsf”文件指配
1.
2.
3.
4.
5.
# Pin & Location Assignments
# ==========================
set_location_assignment PIN_1 -to a0\[0\]
set_location_assignment PIN_2 -to a0\[4\]
set_location_assignment PIN_3 -to a0\[2\]
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编译和综合
(compilation and synthesis)
如果 编码设计 完成
如果 器件和引脚指配 完成
那么
我们 就可以 开始完全编译了!
请进入:
Processing ->Complitaion
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看RTL图
如果编译通过,
那么
我们还可以看
VHDL代码的RTL图
Tools-> RTL Viewer
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仿真(simulation)

Quartus II的simulation功能使得
FPGA代码设计 和
PCB设计
同步 或者 超前
进行.

必须选择 进行那种类型?
Function & Timing

如何启动仿真:
Processing->Start Simulation
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仿真(simulation):步骤
1.
建立“.VWF”文件
File->New->Other Files->Vector Waveform file
2.
设置仿真的时间分辨率和仿真时长
Edit->End Time
Edit->Grid Size
3.
4.
5.
6.
选择 仿真类型(Function & Timing)
定义输入波形
启动仿真:Processing->Start Simulation
观察仿真结果(输出信号的波形)
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选择 仿真类型:Project->Setting->Simulator
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定义输入波形
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编程与配置
(program and configuration)
1.
设置编程硬件(编程电缆选择)
Tools->Programmer->Hardware Setup
2.
设置下载模式
Tools->Programmer->Mode
3.
调入编程文件
Tools->Programmer->Add File
4.
启动编程
Tools->Programmer->Start
设置编程硬件(编程电缆选择)
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Tools->Programmer->Hardware Setup
设置下载模式
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FPGA 配置
EPCS1,EPCS4等编程
EPC2,CPLD等编程
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启动编程
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嵌入式逻辑分析仪使用方法
1.打开SignalTap II编辑窗
图5-36 SignalTap II编辑窗
康芯科技
KX
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嵌入式逻辑分析仪使用方法
2.调入待测信号
3.SignalTap II参数设置
康芯科技
KX
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嵌入式逻辑分析仪使用方法
4.文件存盘
康芯科技
KX
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嵌入式逻辑分析仪使用方法
5.编译下载
6.启动SignalTap II进行采样与分析
康芯科技
KX
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嵌入式逻辑分析仪使用方法
6.启动SignalTap II进行采样与分析
康芯科技
KX
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嵌入式逻辑分析仪使用方法
7.SignalTap II的其他设置和控制方法
康芯科技
KX
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The end.

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