第9章TMS320C54x硬件设计及接口技术(1)

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第9章 TMS320C54x硬件设计及接口技术
• DSP硬件设计是DSP应用系统设计的基础。
• 一个DSP最小系统是由内部硬件资源如CPU、
片内外设、存储器(ROM、RAM或FLASH)
和最基本的外围辅助电路(电源、时钟晶振、
复位电路和仿真接口JTAG)组成。
• 一般的实际应用系统是由最小系统和输入输
出接口、通信接口、人机交互接口、外部程
序存储器或数据存储器等外围扩展电路组成。
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第9章 TMS320C54x硬件设计及接口技术
目录
9.1 基于C54x的DSP最小系统设计
9.2 C54x外部总线结构
9.3 存储器扩展
9.4 A/D、D/A与DSP的接口技术
9.5 Bootloader功能的实现
9.6 C54x系统设计实例
9.7 DSP系统的调试与抗干扰措施
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第9章 TMS320C54x硬件设计及接口技术
9.1 基于C54x的DSP最小系统设计
• DSP最小系统就是指没有输入扩展、输出扩展、除
了片内通信通道也没有通信扩展的基本独立的、功
能极其有限的DSP系统。仅在DSP芯片基础上增加
了电源、时钟晶振、复位电路和仿真接口JTAG。
• 最小系统是DSP系统硬件设计的基础。
• DSP最小系统的设计与DSP芯片结合的最紧密。
• 最小系统正常工作是整个DSP硬件系统正常工作的
基础。
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第9章 TMS320C54x硬件设计及接口技术
9.1.1 DSP电源电路设计
1.单3.3V电源输出的电源管理芯片TPS7133,7233,7333
TPS75733应用电路
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第9章 TMS320C54x硬件设计及接口技术
9.1.1 DSP电源电路设计
1.单3.3V电源输出的电源管理芯片TPS75733
• TPS75733有两种封装形式(5针的TO–220封装 和
TO–263表面贴封装),如图9.2所示
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• 1.单3.3V电源输出的电源管理芯片
• 其引脚功能如表9.1所示。
引脚号
1
引脚名称
EN
I/O特性
I
引脚功能
输入使能
2
3
4
IN
GND
OUTPUT
I
O
输入电压
地
输出电压
5
PG(power good)
I
FB反馈输入/PG 输出
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2.单1.8V电源输出的电源管理芯片
• TPS75718、TPS76818的典型电路如图9.3所示:
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• 可调输出TPS76801的典型应用电路如图9.4所示:
Vref=1.1834 V
V out  V ref  (1 
R1
)
R2
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• TPS76801/TPS76818有两种封装形式(8-Pin
SOIC 封装和20-Pin TSSOP封装),如图9.5所示
SOIC :Small Outline Integrated Circuit Package,
小外形集成电路封装
TSSOP就是Thin Shrink Small Outline Package的
缩写,(薄的缩小型SOP)
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• TPS76801的输出电压Vout由图9.4中的反馈电阻
R1和R2的比值决定。其关系可用如下公式描述:
V out  V ref  (1 
R1
)
R2
• 其中,Vref为标准参考电压1.1834 V,由芯片内
部产生。按图9.4中的配置,Vout输出应为
1.7988V,满足内核电压的要求。
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3.内核电压和I/O电压的上电顺序控制(同时或先内核)
• TMS320F2812的供电电路如图所示(先I/O,后内核):
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4.双电源供电电路
• 其中TPS73HD318的封装形式28Pin TSSOP封
装),如图所示。
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各管脚的功能如表所示
管脚名称
管脚功能
GND
接地
EN
使能,低有效
1IN
第一路电源输入
1OUT
第一路电源输出
2IN
第二路电源输入
2OUT
第二路电源输出
RESET
复位脉冲输出
1FB/SENSE 第一路电源输出电压反馈端
2SENSE
第二路电源输出电压反馈端
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• 采用TPS73HD318为DSP C5402供电的典型电路如图所示
复位脉冲脉宽200ms
RS引脚
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9.1.2 DSP复位电路设计
在RESET引脚RS提供至少5个CLKOUT时钟宽度负
脉冲(复位脉冲:一般100~200ms),C54x处于
以下初始工作状态:
ST0的值为1800h:
字段 ARP(15-13) TC(12) C(11) OVA(10) OVB(9) DP(8-0)
复位值
0
1
1
0
0
0
• ST1的值为2900h :
字段 BRAF CPL XF HM INTM 10 OVM SXM C16 FRCTCMPT ASM
复位值
0
0
1
0
1
0
0
1
0
0
0
0
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• PMST的值为:
字段 IPTR
MP/MC
OVLY AVIS DROM CLKOFF SMUL SST
复位值 1FFh 取决于引脚 0
0
0
0
N/A N/A
MP/MC电平
•
•
•
•
•
•
•
扩展程序计数器XPC=0000H
程序计数器PC=FF80H
将地址总线置为FF80H
中断标志寄存器IFR=0000H
控制线均处于无效状态
使数据总线处于高阻状态
可同时参考2.5节复位内容
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• 对DSP进行复位的方法有以下几种:
1.软件复位法:程序内执行“RESET”汇编语句实现。
2.硬件复位法:上电复位、手动复位、自动复位。
1)RC上电复位电路:利用RC电路的延迟特性来产生复
位所需要的低电平时间,其电路结构如图所示:
5v
t   RC ln (1 
VC
)
V CC
100kΩ
要求:
100~200ms
Vc
4.7uf
1.5V
5V
施密特触发器保
证复位脉冲低电
平持续期的稳定。
t=167ms
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RC手动复位电路可以在系统运行异常的任何时候,用
手动方式按键产生复位信号,其电路结构如图所示:
VC C 
R1
100kΩ
R  R1
50Ω
4.7uf
复位电压0.238v<0.4v低电压门限
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2)专用集成电路提供的复位:定时自动复位和手动复位
• 最常用的“看门狗”芯片是Maxim公司的MAX705/6
芯片。MAX706的封装形式(8Pin DIP/SO封装)如
图9.11所示:
SO(small out-line) 小尺寸表面贴装
DIP: dual-in-line package, SOIC: Small Outline Integrated Circuit Package
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第9章 TMS320C54x硬件设计及接口技术
• 用MAX706构建的C54x的复位电路如图9.12所示:
XF脉冲不正常,则
MR输出一负脉冲
手动复位
200ms
Adjustable
Power-Fail
Comparator
Input, 1.25V
threshold
要求脉宽≥100ns正脉冲,周期
不超过1.2s
“看门狗”
Power-Fail Comparator Output
实现手动复位、上电复位和周期自动复位
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第9章 TMS320C54x硬件设计及接口技术
9.1.3 DSP时钟电路设计
1.基础时钟的产生
DSP片内
的振荡器,
信号质量
较差
建议采用精
度较高的石
英晶体,尽
可能不要采
用精度低的
陶瓷晶体
10MHZ
22pf
22pf
(a)外接无源晶振的时钟电路
时钟信号走线长度尽可能短,线宽
尽可能大,与其它印制线间距尽可
能大,紧靠器件布局布线,必要时
可以走内层,以及用地线包围;
有源晶
振不需
要DSP
的内部
振荡器,
信号质
量稳定
(b)外接有源晶振的时钟电路
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第9章 TMS320C54x硬件设计及接口技术
2.锁相环PLL
PLL倍频系统的选择通过软件控制时钟方式寄存器
CLKMD来实现,提供基础时钟的倍频或分频信号。
CLKMD是地址为0058H的存储器映像寄存器(MMR),
位结构如表所示:
数据位 15~12
11
10~3
2
1
0
字段名 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS
读写方
式
R/W
R/W
R/W
R/W
R/W
R
PLLSTATUS为0表示分频状态。 PLLCOUNT确定倍频系数
切换时的稳定时间。从PLLCOUNT开始每过16×CLKIN个
周期减1,直到为零,才从新的倍频系数下开始输出主时钟。
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第9章 TMS320C54x硬件设计及接口技术
• PLLON/OFF:PLL通断,它和PLLNDIV共同决定
是否使用PLL,其状态决定如下表所示。
PLLON/OFF
0
0
1
1
数据位 15~12
11
PLLNDIV
0
1
0
1
10~3
PLL 状态
off
on
on
on
2
1
0
字段名 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS
读写方
式
R/W
R/W
R/W
R/W
R/W
R
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第9章 TMS320C54x硬件设计及接口技术
PLL的PLLNDIV、PLLDIV和PLLMUL共同确定了倍频因子,
倍频因子的确定如下表所示。
PLLNDIV PLLDIV PLLMUL
倍频因子
DIV
0
0~14
0.5
×
(divider)
0
15
0.25
×
mode
1
0
0~14
PLLMUL+1
1
0
15
1
PLL
mode
1
1
0或偶数 (PLLMUL+1)/2
1
数据位 15~12
1
奇数
11
10~3
PLLMUL/4
2
1
0
字段名 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS
读写方式
R/W
R/W
R/W
R/W
R/W
R
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第9章 TMS320C54x硬件设计及接口技术
数据位 15~12
11
3. PLL的硬件配置
: 10~3
2
1
0
字段名 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS
上电复位初期的主时钟由时钟模式引脚(CLKMD1,CLKMD2和
读写方式
R/W
R/W
R/W
R/W
R/W
R
CLKMD3)确定,与初始时钟的倍频因子的关系如表所示
CLKMD1 CLKMD2 CLKMD3 CLKMD复位值 复位后的时钟
(适用于C5402)
模式
0
0
0
E007h
15*CLKIN
0
0
1
9007h
10CLKIN
0
1
0
4007h
5CLKIN
1
0
0
1007h
2CLKIN
1
1
0
F007h
1CLKIN
1
1
1
0000h
1/2CLKIN
1
0
1
F000h
1/4CLKIN
0
1
1
保留
PLL停止工作,内部振荡器工作
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第9章 TMS320C54x硬件设计及接口技术
4. PLL的配置切换
PLL工作在倍频模式时, 有锁定功能, 只在分频DIV方式时
才能修改PLLCOUNT, PLLDIV, PLLMUL, PLLON/OFF。
实现倍频切换的步骤如下:
• 步骤1:复位PLLNDIV,选择DIV方式
• 步骤2:检测PLL的状态,直到PLLSTATUS位为0
• 步骤3:根据所要切换的倍频,确定乘系数PLLMUL
• 步骤4:由所需的稳定时间设置PLLCOUNT的当前值
• 步骤5:设定CLKMD寄存器
• 步骤6:检测PLL的状态,直到PLLSTATUS位为1
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第9章 TMS320C54x硬件设计及接口技术
例9-1 从某一倍频方式切换到PLL×1方式的程序如下:
STM #00H,CLKMD;切换到DIV方式
PLL_Status: LDM CLKMD,A
AND #01H,A
; 测试PLLSTATUS位,若A≠0,
; 表 明还没有切换到DIV方式,则继续等待,
BC PLL_Status,ANEQ
STM #03EFH,CLKMD
;
若A=0,则已切换到DIV方式
;切换到PLL×1方式
整数倍频之间的切换过程如图9.14所示。
PLL×1
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第9章 TMS320C54x硬件设计及接口技术
例9-1 从某一倍频方式切换到PLL×1方式的程序如下:
STM #00H,CLKMD;切换到DIV方式
PLL_Status: LDM CLKMD,A
AND #01H,A
; 测试PLLSTATUS位,若A≠0,
; 表 明还没有切换到DIV方式,则继续等待,
BC PLL_ Status,ANEQ
STM #03EFH,CLKMD
;若A=0,则已切换到DIV方式
;切换到PLL×1方式
DIV_Status:
LDM CLKMD,B
AND #01h,B ;测试PLLSTATUS位,B=0,DIV方式
BC DIV_Status,BEQ ;若B≠0,则已切换到倍频方式
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第9章 TMS320C54x硬件设计及接口技术
图9.14
• 从图9.14可以看出从任意一倍频模式切换到分频模式,
不需要中间过渡。
• 但是,在1/2分频模式和1/4分频模式之间也不可以直
接切换,需要中间过渡到任意整数倍频(如图9.15所
示),然后再从该倍频模式切换到1/4分频。
图9.15
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第9章 TMS320C54x硬件设计及接口技术
9.1.4 JTAG接口电路设计
• JTAG(Joint Test Action Group --联合测试行动小组)是一
种国际标准测试协议,主要用于芯片内部的测试。JTAG原
理是在器件内部定义一个TAP(Test Access Port--测试访
问口),通过专用的JTAG测试工具进行内部节点的测试。
• C54x的硬件系统调试要通过仿真器进行,仿真器与调试计
算机之间用并行口线缆或者USB线缆进行连接,仿真器和
DSP硬件板之间要通过JTAG连接线进行连接,如图所示
图9.17
30
第9章 TMS320C54x硬件设计及接口技术
• JTAG连接口是一个14针的连接器,如图9.18所示:
图9.18
15.24cm
• 其信号排列如图9.19所示:
图9.19
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第9章 TMS320C54x硬件设计及接口技术
• 表9.5 JTAG连接器各引脚信号的含义:
信号名称 引脚
含义
序号
TMS
1 测试模式选择Test mode select
TDI
3
测试数据输入Test data input
TDO
7
测试数据输出Test data output
TCK
11 Test clock, 从仿真器输出的一
个 10.368MHz的时钟信号。
TCK_RET
9
仿真器 设备状
状态
态
输出(O) 输入(I)
输出(O) 输入(I)
输入(I) 输出(O)
输出(O) 输入(I)
Test clock return测试时钟返回,输入(I) 输出(O)
进入仿真器的测试时钟,是
TCK的缓冲版本。
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第9章 TMS320C54x硬件设计及接口技术
信号名
称
引脚
序号
含义
TRST
2
Test reset 测试复位
EMU0
13
Emulation pin 0仿真引脚0
EMU1
14
Emulation pin 1仿真引脚1
PD(VCC)
5
GND
4,8,10,
12
仿真器
状态
设备状
态
输出(O) 输入(I)
输入/输
输入(I)
出(I/O)
输入/输
输入(I)
出(I/O)
Presence detect存在检测。该
引脚高信号电平表示目标板已
经通过JTAG接口连接到JTAG 输入(I) 输出(O)
线缆上,在目标系统中,该引
脚应该连接到系统电源VCC上。
接地
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第9章 TMS320C54x硬件设计及接口技术
TI公司DSP仿真器JTAG的DSP接口电路如图9.20所示:
图9.20 标准距离( 15.24cm )连接的JTAG接口电路
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第9章 TMS320C54x硬件设计及接口技术
为了增加连接距离可以采用如图9.21所示的JTAG电路。
驱动器
图9.21
远距离( 30.48cm )连接的JTAG接口电路
35
9.2 C54x外部总线结构
• 9.2.1 C54x的外部总线接口(表9.6 外部总线接口组成)
信号名称 C541- C546 C5409, C5410 C5402A C5420
信号说明
A0–A15
D0–D15
PS
DS
MSTRB
IS
IOSTRB
R/W
READY
HOLD
HOLDA
MSC
IAQ
IACK
15-0
15-0
√
√
√
√
√
√
√
√
√
√
√
√
19-0
15-0
√
√
√
√
√
√
√
√
√
√
√
√
22-0
15-0
√
√
√
√
√
√
√
√
√
√
√
√
17-0
地址总线
15-0
数据总线
√
程序空间选择
√
数据空间选择
√
外部存储器选通
√
I/O空间选择
√
I/O访问选通
√
读写信号
√
数据准备好
√
Hold请求
√
Hold响应
√
微状态完成
√
指令获取
√
中断响应
IAQ: instruction acquisition
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第9章 TMS320C54x硬件设计及接口技术
 其中,MSTRB存储器选通信号,在访问外部程序
或数据存储器时有效,当访问程序存储器时,除
了MSTRB有效以外,PS还将有效;
 在访问外部数据存储器时,除了MSTRB有效以外,
DS还将有效。如表9-9所示。
37
第9章 TMS320C54x硬件设计及接口技术
9.2.2 C54x的外部总线访问
1、C54x外部总线的访问时序
1)外部存储器的访问时序
(a)读-读-写的时序 --没有等待延时的外部存储器访问时序
38
第9章 TMS320C54x硬件设计及接口技术
1)外部存储器的访问时序
(b)写-写-读的时序--没有等待延时的外部存储器访问时序
MSTRB goes high at the end of every write cycle to disable the
memory while the address and/or R/W signal changes.
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第9章 TMS320C54x硬件设计及接口技术
2) 外部I/O的访问时序
外部I/O的操作时序如图9.23所示。在没有插入等待周期的情
况下,对外部I/O设备读/写操作时,分别需要占用2个周期。
IOSTRB低电平发生在时钟的上升沿到下一个上升沿之间。
40
3)外部I/O和存储器混合访问时序
有各种组合情况,如:存储器访问后紧跟I/O访问,I/O访问后紧
跟存储器访问。如存储器读后I/O读(如图9.24所示)
图9.24 存储器读-I/O读—没有等待延时的混合访问时序
41
3)外部I/O和存储器混合访问时序
I/O读后存储器读(如图9.25所示)
图9.25 I/O读-存储器读 ——没有等待延时的访问时序
4) C54x外部总线访问的优先级: 先数据存储器,后程序存储器
42
2. C54x外部访问的等待状态产生
外部总线控制(External Bus Control)
• C54的外部总线是由两个单元控制:软件等待状态发
生器( software-programmable wait-state generator
)和分区转换逻辑( bank-switching logic)。
• 对这两个单元的控制是通过两个寄存器:软件等待状
态寄存器(software wait-state register — SWWSR)
和分区转换控制寄存器(bank-switching control
register — BSCR)实现。
• 软件等待状态发生器可以延长外部的总线等待周期多
达7-14个机器周期,可以方便的支持C54x DSP与速
度较慢的外部设备连接。
43
第9章 TMS320C54x硬件设计及接口技术
2. C54x外部访问的等待状态产生
• 1) 软件等待状态发生器(software-programmable
wait-state generator), 内部逻辑结构图如图所示。
不为0则输出低电平
访问外部程序存储器的情况
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第9章 TMS320C54x硬件设计及接口技术
2) 软件等待状态发生器寄存器
• 软件可编程的等待状态发生器是受一个16位的软件等
待状态寄存器SWWSR (software wait-state register)控
制的。存储器影像寄存器(MMR)地址为0028h。
• SWWSR的位结构如图9.27所示。
图9.27
SWWSR的位结构
45
第9章 TMS320C54x硬件设计及接口技术
2) 软件等待状态发生器寄存器
• 64K的程序存储器空间和数据存储器空间都分成两块
(每块32K:8000-FFFF,0000-7FFF)。
• I/O空间构成一块64K的空间。
• 每块空间在SWWSR中对应着3位域值时钟等待状态
可扩展成8M的程序存储器空间
XPA=1, 400000-7FFFFF,000000-3FFFFF
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第9章 TMS320C54x硬件设计及接口技术
• 软件等待状态控制寄存器SWCR(Software WaitState Control Register)
• 软件可编程的等待状态的控制还受一个16位的软件
等待状态控制寄存器SWCR控制。存储器影像寄存
器(MMR)地址为002Bh。 SWCR的位结构如图所示。
• SWSM(software wait-state multiplier)为1时,
SWWSR中得等待状态数将被乘以2,这样等待的
最大状态数将成为14个CLKOUT。
图9.28
SWCR的位结构
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第9章 TMS320C54x硬件设计及接口技术
3)插入等待状态后存储器访问时序
• 插入一个等待状态的存储器访问时序如图9.29所示。原来
1个时钟周期的读操作都将变成2个时钟周期,原来2个时
钟周期的写操作将变成3个时钟周期。
图9.29 插入一个等待状态的存储器访问时序
48
第9章 TMS320C54x硬件设计及接口技术
4)可编程的分区转换逻辑 :与等待状态和总线有关
可编程分区转换逻辑由分区转换控制寄存器BSCR
(MMR地址0029h)来控制, 位结构如图9.30所示。
BNKCMP决定外部存储器的分块大小。
BNKCMP
0000
1000
1100
1110
1111
用于比较的高地址位
None
15
15-14
15-13
15-12
分区大小(16位字)
64K
32K
16K
8K
4K
50
分区转换控制寄存器BSCR
PS~DS:程序空间/数据空间读寻址位,决定在连续进
行程序读/数据读或数据读/程序读寻址之间是否插一个
额外的周期;
PS~DS=1时,插一个额外周期;
PS~DS=0时,不插入。
IPIRQ (Interprocessor interrupt request bit):与
等待状态没有关系。
HBH (HPI bus holder bit):与等待状态没有关系。
51
分区转换控制寄存器BSCR
BH (Bus holder):总线保持控制位, 复位值为0, 用来
控制总线保持器:
BH=0时,关断总线保持器;
BH=1时,接通总线保持器,总线保持在 原来电平。
EXIO (External bus interface off):关断外总线接口控
制位,复位值为0 ,用来控制外部总线:
EXIO=0时,外部总线接口处于接通状态;
EXIO=1时,关断总线接口。在完成当前总线周期后,
地址总线、数据总线和控制总线信号均变为无效:
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第9章 TMS320C54x硬件设计及接口技术
• EXIO=1时,完成当前总线访问周期后,地址总线,数
据总线和有关控制总线成为无效状态,如表9.11所示。
• PMST中的DROM、MP/MC和OVLY位,以及ST1中的
HM位都不能被修改。
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第9章 TMS320C54x硬件设计及接口技术
分区转换逻辑控制自动插入一个等待时钟周期。
图9.31不同分区间的存储器读切换
54
第9章 TMS320C54x硬件设计及接口技术
分区转换逻辑控制自动插入一个等待时钟周期。
图9.32 程序存储器和数据存储器间访问
55
第9章 TMS320C54x硬件设计及接口技术
9.2.3 外部总线接口的电平转换技术
1.常用信号电平转换标准
V : 输出高电平的下限值;
OH
VOL: 输出低电平的上限值;
VIH: 输入高电平的下限值;
VIL: 输入低电平的上限值;
VT: 阈值电压,高低电平间
临界电压。
5V TTL和3.3V TTL:
转换标准相同
3.3V TTL和5V CMOS :
存在电平匹配的问题
图9.33常用信号电平转换标准
3.3V TTL能否承受高于
电源电压输入的能力?
56
第9章 TMS320C54x硬件设计及接口技术
2.数字逻辑器件接口特性要求
表9.8 驱动器件与负载器件的接口条件
驱动
器件
负载
器件
说明
IOH ≥ N×IIH
驱动器件输出高电平电流IOH大于等于负载
器件所需的总电流N×IIH
IOL ≥ N×IIL
驱动器件输出低电平电流IOL大于等于负载
器件所需的总电流N×IIL
VOH ≥ VIH
驱动器件输出高电平电压VOH大于等于负载
器件输入高电平电压VIH
VOL ≤ VIL
驱动器件输出低电平电压VOL小于等于负载
器件输入低电平电压VIL
57
第9章 TMS320C54x硬件设计及接口技术
表9.9 常用标准接口的电压驱动接口关系
负载器件
5VCMOS
5VTTL
5VCMOS
√
√
3.3V
TTL/LVT/LVC/
LV
×
5VTTL
×
√
×
3.3VTTL/LVT/LVC
/LV
×
√
√
驱动器件
58
第9章 TMS320C54x硬件设计及接口技术
3.数字逻辑器件接口电平转换电路
1)5V CMOS和5V TTL 驱动3.3V TTL/LVT/LVC/LV
• 这里主要解决一个高电平降压问题,可以利用最简单的电
阻分压法。如图9.34所示
5V CMOS/TTL
3.3V
Vout
驱动
Vin
1.6K
负载
3.3K
59
第9章 TMS320C54x硬件设计及接口技术
2)3.3V TTL/LVT/LVC/LV驱动5V CMOS
• 这里主要解决一个3.3V高电平的提升问题,简单的方法可
以利用OC(集电极开路)/OD(漏极开路)(如:74LVC
07)加上拉电阻的方法,如图9.35所示。
60
第9章 TMS320C54x硬件设计及接口技术
3)5V CMOS/TTL和3.3V TTL/LVT/LVC/LV之间的双向驱动
AMD1M位
128K×8
UV-EPROM
Am27C010
图9.36 3.3V与5V CMOS间的双向驱动集成电平转换法
十六位三态门双向总线收发器74LVC 164245电平转换芯片
61
DSP与外围器件的接口
• DSP与3.3v器件接口
– 满足低功耗,避免混合系统电平转换;
– 接口简单,电平一致,可以直接驱动。
• DSP与5v器件接口
– 以AM27C010(EPROM)与C5402接口为例
– ① 分析电平转换标准
电 平
VOH
VOL
VIH
VIL
器 件
TMS320C5402
2.4V
0.4V
2.0V
0.8V
Am27C010
2.4V
0.45V
2.0V
0.8V62
DSP与5v器件接口
– ② 电平转换标准一致,因此从C5402到AM27C010的
地址线和信号线可以直接驱动;
– ③ 然而,C5402不能承受5v电压,因此从AM27C010
到C5402的数据线不能直接驱动,需要加入缓冲器;
– ④ 选择缓冲器: 双电源供电或3.3v供电但能承受5v电
压的缓冲器74LVC16425
74LVC16245的功能表
OE
DIR
功 能
L
L
B→A
L
H
A→B
H
×
隔 离
63
–⑤ 接口电路
Am27C010
D0~D7
74LVC
16245
TMS320VC5402
D0~D7
AMD1M位
128K×8
UV-EPROM
A0~A16
A0~A16
CE
OE
MSTRB
图9.36 3.3V与5V CMOS/TTL兼容间的双向驱动集成电平转换法
64
16245电平转换实际连接图
65
9.3 存储器扩展
C54x片内存储器资源配置
ROM
DARAM
DSP类型
C541
28K
5K
C542
2K
10K
C543
2K
10K
C545
48K
6K
C546
48K
6K
C548
2K
8K
C549
16K
8K
C5402
4K
16K
C5409
16K
32K
C5410
16K
8K
C5416
16K
64K
C5420
32K
SARAM
24K
24K
56K
14K
168K
66
第9章 TMS320C54x硬件设计及接口技术
9.3.1 C54x的外部程序存储器的扩展
1. 外部EPROM程序存储器的扩展
• 外部EPROM的写入要通过专用写入工具来进行。
存储容量一般范围为256Kbit到32Mbit,有8位和
16位两种组配方式, 有双列直插式封装和表面封
装版本,有标准5V供电和低电压3.3V供电两种芯
片类型可供选择。
67
C54X与存储器及外围设备的接口示意图
68
2. 外部FLASH程序存储器的扩展
1) flash存储器 类型简介
• 闪速存储器(flash memory)是半导体存储器的
一种,简称闪存。闪存芯片在断电后仍能保持芯片
内信息不丢失,而在正常供电时,系统自身
(In_System)可以擦除和写入信息。
• 闪存具有低功耗、大容量、擦写速度快、可整片或
分扇区(块)由系统自身编程(烧写)、擦除等特
点。目前常用的闪存主要有两种类型,一种是Nor
Flash(称为或非型闪存、Nor闪存),另一种是
Nand Flash(称为与非型闪存、Nand闪存)。
69
• 采用Nor Flash技术的芯片有以下特点:
– · 芯片的地址线与数据线引脚是分开的,Nor Flash
芯片片内带有SRAM接口。凡是存储器控制器支持
SRAM的,均可以使用Nor Flash芯片;
– · 芯片支持以字节为单位随机读写;
– · 芯片内的代码不需要复制到SRAM、SDRAM中再
读出执行,而是可以直接从Nor Flash芯片中一条
一条地读出执行。
• 由于以上特点,Nor Flash芯片常常作为嵌入式系统的
引导(启动)ROM芯片使用。
70
• 采用Nand Flash技术的芯片有以下特点:
– · 芯片地址线与数据线引脚是共用的,区分它们还
需要一些额外的控制引脚信号。芯片接口与ROM、
SRAM不兼容;
– · 芯片不支持以字节为单位随机读写。芯片读写操
作以页面为单位,页面大小一般为 512字节,要修
改某一字节,必须重写整个页面。擦除一般以块为
单位进行;
– · 芯片中的代码,需要在别的程序支持下,串行地
将内容复制到SRAM或SDRAM中,然后才能一条
一条取出执行,不适合直接作引导芯片。
• 由于以上特点,Nand Flash芯片常常作为固态盘(电
子盘、U盘存储器)使用。
71
第9章 TMS320C54x硬件设计及接口技术
2. 外部FLASH程序存储器的扩展
• 2)Intel公司28F系列 Flash存储器简介 (1)引脚分布
A16
28F400B3: 4M位
28F800B3: 8M位
28F1600B3: 16M位
Nor Flash
72
内部结构框图
数据线
第9章 TMS320C54x硬件设计及接口技术
命令、
数据、状态
智能识别寄存器
状态
寄存器
命令用户
接口 (CUI)
地址线
存储单元
写状态机
( WSM)
参数块
主块
73
第9章 TMS320C54x硬件设计及接口技术
28F系列Flash芯片引脚功能描述
符号
类型
功能描述
A0–A19
输入 地址输入信号,这些地址信号将在编程和擦
除期间被锁存。28F400B3: A[0-17],
28F800B3: A[0-18], 28F160B3: A[0-19]
DQ0–DQ7 输入/输 数据输入输出信号,输入数据或命令,输出
出 数据或状态。当芯片未使能时这些数据线处
于三态状态。
DQ8–DQ15 输入/输 除了不能作为命令输入外,其它同上。
出
CE#
输入 芯片使能信号,低有效。
OE#
输入 输出使能信号,低有效。
WE#
输入 写使能信号,低有效。
74
第9章 TMS320C54x硬件设计及接口技术
RP# 输入 复位(RESET)/深度掉电(DEEP POWER-DOWN)
控制信号: 当RP#处于低电平时,器件处于复位/深度
掉电模式,这时输出处于高阻状态,复位写状态机器
Write State Machine,拉低最小电流。当RP# 处于高
电平时,器件处于标准操作状态。当RP# 从低电平转
换到高电平时,器件默认为读阵列装态。
WP# 输入 写保护信号:为两个可以加锁的参数块提供加锁或开
锁功能。当 WP# 处于低电平时,可加锁块被加锁,从
而阻止对这些模块的编程和加锁。如果有这些编程或
擦写操作,则在状态寄存器的相应位上会作出标记,
当SR.1和SR.4同时为1时,表示对保护块有编程操作。
Status
Register 当SR.1和SR.5同时为1时,表示对保护块有擦除操作。
当 WP#处于逻辑高电平时,可加锁块被解锁,这些块
就可以编程和擦除。
75
第9章 TMS320C54x硬件设计及接口技术
VCCQ 输 输出 VCC: 使所有输出为1.8V–2.5V (当Vcc
入 在2.7V–3.3V之间时), 若Vcc在2.7V–2.85V
之间,则输出可低至1.65V–2.5V 。
VCC
电源: 2.7V–3.6V
VPP
编程/擦除电源: 在编程或擦除存储器块时
应在该管脚上提供2.7V–3.6V或12V ± 5%(
VPP
Lock-Out
快速编程) 的电压。当VPP < VPPLK(1.5V)
Voltage
时所有块都将被保护,以免在不当的编程
/擦除电压下对这些块编程或擦除。
GND
地线: 所有地线都必须连接到地。
NC
不连接:这些信号可以保持悬浮。
76
第9章 TMS320C54x硬件设计及接口技术
(2)存储器块结构: 主块和参数块
参数块有8个小块(每块4k), 用来存放经常改写的数据,有的
位于高端地址部分 (图a) , 有的位于低端地址部分(图b)。
4k
4k
4k
4k
4k
4k
4k
4k
32k
32k
32k
32k
32k
32k
32k
参
数
块
主
块
主
块
参
数
块
32k
32k
32k
32k
32k
32k
32k
4k
4k
4k
4k
4k
4k
4k
4k
(a)top boot blocking
(b)bottom boot blocking
图9.38 28F400B3的片内存储器块结构
77
3)Intel公司28F系列 Flash存储器访问控制
 通过写状态机(Write State Machine, WSM)对Flash
块进行擦出和编程,控制WSM的接口是命令用户接
口Command User Interface (CUI) 。
 The internal Write State Machine (WSM)
automatically executes the algorithms and
timings necessary for program and erase
operations, including verification, thereby
unburdening the microprocessor or
microcontroller.
 The status register indicates the status of the
WSM by signifying block erase or word program
completion and status.
78
WRITE STATE MACHINE CURRENT/NEXT STATES
Command Input (and Next State)
 通过写状态机(Write State Machine, WSM)对Flash
块进行擦出和编程。
Read Array
Read Array
Read Array
79
WRITE STATE MACHINE CURRENT/NEXT STATES
 通过写状态机(Write State Machine, WSM)对Flash
块进行擦出和编程。
80
3)Intel公司28F系列 Flash存储器访问控制
 通过写状态机(Write State Machine, WSM)对Flash块进行擦
出和编程,控制WSM的接口是命令用户接口Command User
Interface (CUI) 。
• 表9.12 28F系列Flash芯片操作状态及有关信号状态
备用
intelligent identifier read mode, so that reading the device will output the device
and manufacturer codes (A0= 0 for manufacturer, A0= 1 for device, all other
81
address inputs must be 0).
Read Status Register
• The device status register indicates when a program
or erase operation is complete and the success or
failure of that operation.
• To read the status register issue the Read Status
Register (70H) command to the CUI. This causes all
subsequent read operations to output data from the
status register until another command is written to the
CUI. To return to reading from the array, issue the
Read Array (FFH) command.
• The status register bits are output on DQ0–DQ7. The
upper byte, DQ8–DQ15, outputs 00H during a Read
Status Register command.
82
Read Status Register
• The contents of the status register are latched on the
falling edge of OE# or CE#. This prevents possible
bus errors which might occur if status register
contents change while being read.
• CE# or OE# must be toggled with each subsequent
status read, or the status register will not indicate
completion of a program or erase operation.
• When the WSM is active, SR.7 will indicate the status
of the WSM; the remaining bits in the status register
indicate whether or not the WSM was successful in
performing the desired operation (see表9-19 ).
83
第9章 TMS320C54x硬件设计及接口技术
(1)读(Read)操作
28F400B3的读操作时序
84
其中,各时间段的含义与取值范围如下表所示。
延
时
代
号
R1
R2
R3
R4
R5
R6
R7
R8
R9
R10
名称
访问速度
120ns
150ns
Min(ns) Max(ns) Min(ns) Max(ns)
读周期
120
150
地址有效到数据输出延时
120
150
CE# 有效到数据输出延时
120
150
OE# 有效到数据输出延时
65
65
RP#有效到数据输出延时
600
600
CE#低电平建立时间
0
0
OE#低电平建立时间 R6(R7):CE#(OE#)-输出low
0
0 Z建立时间
CE#高电平保持时间
40
40
Z建立时间
OE#高电平保持时间 R8(R9):CE#(OE#)-输出high
40
40
地址,CE#或OE# 变化后
0
0
输出保持时间
85
第9章 TMS320C54x硬件设计及接口技术
(2)写(Write)操
28F400B3的写操作时序
SRD: Status Register Data
86
各阶段的延时特性如下表所示。
延
时
名称
代
号
W1 WE# (CE#)低有效之前 RP# 保持为高的时间
W2 CE# (WE#) 相对于 WE# (CE#) 的建立时间
W3
WE# (CE#) 脉冲宽度
W4
WE# (CE#) 变高之前的数据建立时间
W5
WE# (CE#)变高之前的地址建立时间
W6
WE# (CE#) 变高后的CE# (WE#)保持时间
W7
WE# (CE#)变高后的数据保持时间
W8
WE# (CE#)变高后的地址保持时间
W9
WE# (CE#) 高脉宽
W10
WE# (CE#)变高前的VPP建立时间
W11
SRD后的VPP保持时间
块加锁/解锁时间
访问速度(ns)
120ns 150ns
Min Max Min Max
600
600
0
90
70
90
0
0
0
30
0
90
70
90
0
0
0
30
200
200
0
0
200
200
87
(3)控制命令
表9-19 28F系列Flash芯片操作命令表
命令 操作模
命令描述
代码 式
00 保留
未定义 , 禁止使用
FF 读阵列 将芯片设置为读阵列状态,阵列中的数据将放置
在数据引脚上。
这是一个双周期命令。第一个周期写编程命令,
编程建 第二个周期锁存地址和数据信息,然后启动
40 立
WSM 执行编程算法。当使能适当的CE、 OE 信
号后状态寄存器的数据将被输出。编程命令之后
应该安排一个读阵列命令。
同上
交替编
10
程建立
准备进入擦除状态。下一个命令应该是擦除确认,
20 擦除建 否则 CUI 将把 SR. 4 和 SR. 5 设置成 1, 并转到
立
读状态寄存器模式
88
(3)控制命令
命令 操作模
代码 式
D0
B0
表9-19 28F系列Flash芯片操作命令表
命令描述
如果前面一个命令是擦除建立命令,那么这个命
令就是擦 除确认命令,CUI 会关闭 地址和数据锁
擦除确 存器, 然后开始擦除指定的数据块。如果前一个
认 / 擦 命令是擦除或编程挂起命令, 这个命令就是继续
除编程 原来的擦除或编程过程 (resume)。在编程过程中,
继续
设备只响应读状态寄存器和编程/擦除挂起命令。
对于读状态寄存器命令,只有当 在CE或OE 被有
效触发后才真正输出。
该命令用于挂起正在执行 的编程/擦除操作。当这
编程/
擦除挂 些命令被成功挂起后,将在状态寄存器的适当 位
置打标志, 对于编程挂起则设置 SR. 2 和 SR. 7 为
起
1, 对于擦除挂起则设置 SR. 6 和 SR. 7 为 1
89
(3)控制命令
命令 操作模
代码 式
表9-19 28F系列Flash芯片操作命令表
命令描述
70
读出状态寄存器的值,不管发送给该设备的地址
读状态 值是多少。编程或擦除操作以后将会自动进入这
寄存器 种工作模式。
50
WSM可以设置块加锁状态位(SR.1),VPP状态位
清除状 (SR.3),编程状态位(SR.4),和擦除状态位(SR.5)
态寄存 为1,但不能将这些状态位清0。本命令将使这些
器
位清为0。
90
智能识 发送该命令将执行智能识别读操作,该操作能够
读出厂商代码 (A0 = 1 时) 和设备代码 (A0=0 时)。
别
90
(4)命令总线定义
命令
SRD: Status Register Data
第一指令周期
第二指令周期
操作
地址
数据
操作
地址
数据
读阵列
写
X
FFH
智能识别
写
X
90H
读状态寄存器
写
X
70H
读
清除状态寄存器
写
X
50H
ID: Identifier Data
写(编程)
写
X
40H
写
PA
PD
交替写(编程)
写
X
10H
写
PA
PD
块擦除/确认
写
X
20H
写
编程/擦除挂起
写
X
B0H
编程/擦除继续
写
X
D0H
IA: Identifier Address
读
IA
ID
X
SRD
BA
D0H
BA: Block Address
91
(5)状态寄存器Status Register
位
字段
内容
SR.7
SR.6
SR.5
SR.4
SR.3
SR.2
SR.1
SR.0
WSMS
ESS
ES
PS
VPPS
PSS
BLS
R
位 字段 字段名称
说明
ESS: Erase-Suspend Status
SR.7 WSM 写状态机 WSMS=1表示编程或块擦除工作已经完成
PSS: Progrram-Suspend
Status
S
状态
(Ready),WSMS=0表示编程或擦除工
作正在继续(Busy)
BLS: Block
Lock Status
SR.6 ESS 擦除挂起 ESS=1表示擦除操作已经被挂起,该位一
状态 直保持为1直到发送擦除继续命令。ESS=0
表示擦除未被挂起。
SR.5 ES 擦除状态 ES=1表示擦除操作出现错误。ES=0表示擦
除操作成功
SR.4 PS 编程状态 PS=1表示编程操作出现错误。PS=0表示编
程操作成功
92
(5)状态寄存器
位 字段 字段名称
说明
SR.3 VPP VPP状态 VPPS=1表示VPP电压低,操作离开。
S
VPPS=0表示VPP电压正常。该位并不是一
直反映VPP引脚的电压情况,只有当发出编
程或擦除命令以后,WSM才检查VPP引脚
的电压情况,在VPPS位上反映出来,并决
定是否执行相应的操作。
SR.2 PSS 编程挂起 当PSS=1时表示编程操作已被挂起,该位
状态 将一直保持为1,直到发出编程继续命令。
当PSS=0时表示编程操作未被挂起。
SR.1 BLS 块加锁状 当BLS=1时表示试图对已经加锁的块进行
态
编程/擦除操作,当BLS=0时表示没有对加
锁的块执行编程/擦除操作。
SR.0 R
保留
未定义
93
第9章 TMS320C54x硬件设计及接口技术
4)Intel公司28F系列 Flash存储器在DSP系统中的应用
(1)硬件连接
28F400B3 的应用电路
94
第9章 TMS320C54x硬件设计及接口技术
4)Intel公司28F系列 Flash存储器在DSP系统中的应用
The XF pin is used to enable programming. When XF is driven
(1)硬件连接
low, the flash memory should be in read mode. When XF is
driven high, the flash memory can be erased and programmed.
In order to match 28F400B3 timing requirements, XF is ORed
with /MSTRB before being connected to /OE. The R/W pin is
ORed with /MSTRB before being connected to /WE.
28F400B3 的应用电路
95
第9章 TMS320C54x硬件设计及接口技术
(2)软件流程:
图9-42 28F400B3的编程流程
0
WSMS=0表示编程
或擦除工作正在继续
VPP电压低
96
第9章 TMS320C54x硬件设计及接口技术
图9-43 28F400B3块擦除流程
擦除确认
命令总线定义
VPP电压低
擦除错误
97
据图9.42和9.43所示程序流程图编写的程序代码如下:
.mmregs
设置software wait state
.def Start
register 5种等待时间
0000 0011 1011 0100
.text
Start: STM #00FEH, SP
STM #03B4H, SWWSR ;设置s/w = 5
CALL Set_Read_Mode ; 进入正常读模式
STM #0, AR1 ;
AR1为块地址
CALL Erase
STM #4000H, AR1 ;AR1为数据地址
LD #55AAH, B ;B包含要编程的数据
CALL Program
98
第9章 TMS320C54x硬件设计及接口技术
CALL Set_Read_Mode
Set_Read_Mode:
SSBX XF
;使能命令写
LD #0FFH, A
;读阵列命令代码
STM #4000H, AR1 ;任意外部存储器地址
STL A, *AR1
;写命令代码
RPT #4
NOP
; CPU延时
RSBX XF
;关闭命令写
RET
99
第9章 TMS320C54x硬件设计及接口技术
Erase: PSHM AR1
SSBX XF
LD #20H, A
STM #4000H, AR1
STL A, *AR1
LD #0D0H, A
STL A, *AR1
RPT #4
NOP
RSBX XF
;保存块地址
;使能命令写
;设置命令代码
;任意外部地址
;第一个字节=20h
;第二个字节= 0D0h
; CPU延时
;关闭命令写
100
第9章
TMS320C54x硬件设计及接口技术
E_RS:
LD *AR1,
A
;获得状态
ADD A, #0, B
;B=A
AND #80H, B
;测试SR.7
BC E_SC, BNEQ
AND #40H, A
;擦除挂起?
BC Error, ANEQ
B E_RS
;重读状态寄存器SR
E_SC: AND #3AH, A
;屏蔽错误位
BC Error, ANEQ
POPM AR1
;恢复地址
RET
位
字段
内容
SR.7
SR.6
SR.5
SR.4
SR.3
SR.2
SR.1
SR.0
WSMS
ESS
ES
PS
VPPS
PSS
BLS
R
0
0
1
1
0
1
0
1
101
第9章 TMS320C54x硬件设计及接口技术
Program: SSBX XF
LD #40H, A
STL A, *AR1
RPT #4
NOP
STL B, *AR1
RPT #4
NOP
RSBX XF
;使能命令写
;设置编程命令代码
;AR1指向外部地址
; CPU延时
;写数据, B含要编程数据
; CPU延时
;关闭命令写
102
第9章
TMS320C54x硬件设计及接口技术
P_RS:
LD *AR1,
A
;获得状态
ADD A, #0, B
;B=A
AND #80h, B
;测试SR.7
BC P_RS, BEQ(改后) ;重读状态寄存器SR
P_SC: AND #1AH, A
;屏蔽错误位
BC Error, ANEQ
RET
Error: B $
;自循环
.sect ".vec"
B Start
.end
位
字段
内容
SR.7
SR.6
SR.5
SR.4
SR.3
SR.2
SR.1
SR.0
WSMS
ESS
ES
PS
VPPS
PSS
BLS
R
0
0
1
1
0
1
0
0
103
第9章 TMS320C54x硬件设计及接口技术
9.3.2 C54x的外部数据存储器的扩展
• DSP 外部数据存储器一般包括三种类型:静态 RAM
(SRAM)、动态 RAM(DRAM)和 EEPROM。
• 其中 SRAM 读写速度最快,但价格较高。DRAM 需
要动态刷新,价格较低。SRAM 适合于外部存放需
要经常访问或更新的临时数据,动态 RAM 适于外部
存放大量的临时数据。
• EEPROM的特点是它是一种非易失性存储器,即它
的存储单元所存放的内容在掉电后不丢失。
1. 外部SRAM数据存储器的扩展
这里以常用的 ICSI (Integrated Circuit Solution Inc)公司
的 IS61LV6416 作为外部 SRAM 数据存储器的扩展。
104
第9章 TMS320C54x硬件设计及接口技术
9.3.2 C54x的外部数据存储器的扩展
1. 外部SRAM数据存储器的扩展
1) IS61LV6416引脚分布
64K×16bit SRAM
TSOP: Thin Small Outline Package
薄小外形封装
TFBGA:Thin fine-pitch ball grid array
薄型细间距球栅阵列封装
105
1. 外部SRAM数据存储器的扩展 1) IS61LV6416引脚分布
A0~A15:地址线 ;
I/O0~I/O15:数据线
LB 为低字节控制,低有效时数据
的输入输出通道 I/O0~I/O7 打开,
UB 为高字节控制,低有效时数据
的输入输出通道 I/O8~I/O15 打开,
CE 作为片选输入低有效,
OE 为输出使能低有效,
WE 为写使能低有效。
106
第9章 TMS320C54x硬件设计及接口技术
2)读写控制
IS61LV6416的读写控制真值表如表9.22
决定。
107
第9章 TMS320C54x硬件设计及接口技术
• 其读时序如图所示。
图9.45 IS61LV6416的读时序图
108
• 表9.17 IS61LV6416的读时序定时特性表
109
图9.46 IS61LV6416的写时序图
110
表9.18 IS61LV6416的写时序定时特性表
111
3)IS61LV6416在DSP系统中的应用
• 将IS61LV6416 SRAM存储器用于C54x外部扩展数据
存储器的连接示意图如图9.47所示。
编程时设置好SWWSR插入等待周期,正常指令即可访问。
112
2. 外部EEPROM数据存储器的扩展
在dsp系统中,经常在掉电时保存一些系统状态,
此时电可擦可编程只读存储器EEPROM (Electrically
Erasable Programmable Read-Only Memory)是最
佳选择。
美国微芯科技公司(Microchip Technology Inc.)
生产的电擦写式只读存储器系列24CXX、 24LCXX、
24AAXX 和24FCXX (统称24XX* )。该系列器件
支持2 线(I2C总线)串行接口。允许连接到同一条
总线上的器件数目最多可达 8 个。
低电压设计允许工作电压最低可至1.8V,待机电
流和工作电流分别为1 μ A 和1 mA。
113
2. 外部EEPROM数据存储器的扩展
1)芯片简介
24XX系列EEPROM容量范围为128 位到512 千位。
容量为1 千位以及超过1 千位的器件具有页写入能力。
24AAXX 工作电压1.8-5.5V,最大时钟频率400kHz;
24FCXX 工作电压1.8-5.5V,最大时钟频率1M Hz;
24LCXX 工作电压2.5-5.5V,最大时钟频率400kHz。
114
2. 外部EEPROM数据存储器的扩展
1)芯片简介
表9.19 24LCXX系列EEPROM
器件型号
器件容量
地址位数
地址范围
页大小
24LC00
128 位
bit7-bit0
0x00-0x0F
—
24LC01B
1 千位
bit7-bit0
0x00-0x7F
8字节
24LC02B
2 千位
bit7-bit0
0x00-0xFF
8 字节
24LC04B
4 千位
A8,bit7-bit0
0x00-0x1FF
16 字节
24LC08B
8 千位
A9,A8,bit7-bit0
0x00-0x3FF
16 字节
24LC16B
16 千位
A10,A9,A8,bit7-bit0
0x00-0x7FF
16 字节
24LC32A
32 千位
bit15-bit8,bit7-bit0
0x00-0xFFF
32 字节
24LC64
64 千位
bit15-bit8,bit7-bit0
0x00-0x1FFF
32 字节
24LC128
128 千位
bit15-bit8,bit7-bit0
0x00-0x3FFF
64 字节
24LC256
256 千位
bit15-bit8,bit7-bit0
0x00-0x7FFF
64 字节
24LC512
512 千位
bit15-bit8,bit7-bit0
0x00-0xFFFF
128 字节
24LC1024
1024 千位
A16,bit15-bit8,bit7-bit0
0x00-0x1FFFF
128 字节115
第9章 TMS320C54x硬件设计及接口技术
• 常用的PDIP、表面贴片
• 芯片各引脚的功能如下表所示
PDIP:
Plastic Dual In-Line
SOIC、TSSOP和MSOP封 Package塑料双列直插式封装
引脚名称
功能
装的24CXX芯片如图9.48
MSOP:Miniature Small Outline
所示:
WP
写保护输入引脚
Package微型小外形封装
VCC
电源输入
DFN:Dual
Flat Non-leaded
VSS
接地
Package双侧扁平无引脚封装
A0
2×3m2
A1
用户可配置的芯片
2
5×6m
选择引脚
A2
SDA
串行数据
SCL
串行时钟
116
原理框图
117
总线协议定义如下:
• 只有在总线空闲时才可启动数据传输。
• 数据传输期间,在时钟线为高电平时,无论何时,
数据线都必须保持稳定。在时钟线为高电平时改变
数据线将视为起始或停止条件。
图中定义了相应的总线条件。
118
无地址输入引脚器件的控制字节和地址字节的分配
x=可为任意值
Read/Write位(读= 1, 写= 0)
119
带地址输入引脚器件的控制字节和地址字节的分配
120
第9章 TMS320C54x硬件设计及接口技术
24LCXX系列EEPROM所用地址线情况如表9.27所示。
器件
所用地址线
24LC00
无
24LC01B
无
24LC02B
无
24LC04B
无
24LC08B
无
24LC16B
无
24LC32A
A0, A1, A2
24LC64
A0, A1, A2
24LC128
A0, A1, A2(*)
24LC256
A0, A1, A2(*)
24LC512
A0, A1, A2
121
第9章 TMS320C54x硬件设计及接口技术
2)读写控制
122
表9.21 24LCXX系列EEPROM的定时参数
参数号
符号
参数
最小值 最大值 单位
1
FCLK
时钟频率
—
400
kHz
2
THIGH
时钟高电平时间
600
—
ns
3
TLOW
时钟低电平时间
1300
—
ns
4
TR
SDA 和SCL 上升时间
—
300
ns
5
TF
SDA 和SCL 下降时间
——
300
ns
6
THD:STA
起始条件保持时间
600
—
ns
7
TSU:STA
起始条件建立时间
600
—
ns
8*
THD:DAT
数据输入保持时间
0
—
ns
9
TSU:DAT
数据输入建立时间
100
—
ns
10
TSU:STO
停止条件建立时间
600
—
ns
123
表9.21 24LCXX系列EEPROM的定时参数
11
TSU:WP WP 建立时间
600
—
ns
12
THD:WP WP 保持时间
1300
—
ns
—
900
ns
1300
—
ns
10 + 250
0.1CB
ns
13 *
TAA
14
TBUF
总线空闲时间: 在开始新的数
据发送前,总线必须保持空闲
时间
15
TOF
输出从VIH 最小值下降到VIL
最大值的时间CB ≤ 100 pF
16
TSP
输入滤波时间以抑制脉冲干扰
(SDA 和SCL 引脚)
—
50
ns
17
TWC
写周期时间(字节或页)
—
5
ms
18
—
1,000,000
—
周期数
时钟输出有效时间
耐用性
124
3)在DSP系统中的应用
24XX系列EEPROM用于C54X外部扩展数据存储器连接图9.50
125
软件控制流程
如图9.51所示
126
9.3.3 C54x的外部共享存储器的扩展
DSP系统中,经常一个系统中存在两个或两个
以上CPU,有时多个CPU需要共享一块存储器资源。
多个CPU共享的存储器资源一般有三种:静态RAM
(SRAM)、先进先出存储器(FIFO)、双口RAM
(dual-port RAM)。
1. 共享SRAM
2. 共享FIFO
3. 共享双口RAM
127
9.3.3 C54x的外部共享存储器的扩展
1. 共享SRAM
图9.52 两个DSP CPU 在不使用HOLD模式的情况下
(如果使用HOLD模式,任何CPU在访问共享的存储器
之前需要先向当前总线控制器提出总线控制要求,在得
到响应后就可像访问独享存储器那样访问共享的存储器)
共享SRAM的连线图。
IDT71V008S10是IDT公司( Integrated Device
Technology, Inc.) 的32k×16位SRAM。为便于同步,
两个DSP采用相同的时钟频率,左边DSP提供时钟,右
边DSP使用该时钟。
为防总线电平冲突,用两个缓冲器74ALVCH16245
与SRAM进行隔离。只有OE使能时,该缓冲器连接的
DSP才与SRAM连接。R/W隔离前为方向选择信号,隔
离后作为SRAM的读写信号。
128
9.3.3 C54x的外部共享存储器的扩展
1. 共享SRAM
ATF22LV10C
图9.52
IDT71V008S10
两个54xDSP
之间共享32K
字的SRAM
129
9.3.3 C54x的外部共享存储器的扩展
1. 共享SRAM
每个DSP的DS /MSTRB 和A15都连接到PLD器件
ATF22LV10C上,PLD器件有三个输出:SRAM 的CS,
将32k×16位的SRAM定位到64k×16数据存储器的高
半(A15=1时CS有效)或者低半(A15=0)。
另一个是分别连接到两个DSP的READY,以便通
知相应的DSP访问SRAM。
PLD根据每个DSP的DS、MSTRB和A15情况查看
有哪个DSP需要访问共享的SRAM.
然后通过READY和相应的OE和CS将该DSP访问
SRAM的通路打开,完成该DSP对SRAM 的汸问。
130
9.3.3 C54x的外部共享存储器的扩展
1. 共享SRAM
如果两个DSP同时对 SRAM提出访问请求时,PLD
会主动作出仲裁,先让其中的一个DSP完成SRAM访
问,在该DSP的访问结束后,再让另一个DSP完成
SRAM的访问。由于PLD是硬件逻辑电路, 所以仲裁
的速度非常快。
DSP检测到READY忙以后,需要至少等待两个外
部数据总线等待周期(取决于软件等待状态发生器
SWWSR的设置)以后再来检测READY信号线的状态,
以便对方完成当前的访问。
131
2. 共享FIFO(First In First Out )
FIFO是先进先出数据缓存器,他与普通存储器的区
别是没有外部读写地址线,只能顺序写入数据,顺序读
出数据,其数据地址由内部读写指针自动加1完成,不
能像普通存储器那样可以由地址线决定读取或写入某个
指定的地址。
FIFO一般用于不同时钟域之间的数据传输,比如
FIFO的一端是AD数据采集,另一端是计算机的PCI总
线,假设AD采集速率为16位 100KSPS (kilo Samples
per Second),那么每秒的数据量为100K×16bit =
1.6Mbps,而PCI总线的速度为33MHz,总线宽度32bi t,
其最大传输速率为1056Mbps,在两个不同的时钟域间就
可以采用FIFO来作为数据缓冲。
132
第9章 TMS320C54x硬件设计及接口技术
2. 共享FIFO
图9.53 两个54xDSP之间共享FIFO工作原理图
FIFO
A→B通道
DSP A
DSP B
B→A通道
PORT A
PORT B
133
SN74ABT7819-12芯片引脚如图9.54所示
图9.54
SN74ABT7819-12PH芯片引脚图
512 ×18 ×2位
Texas Instruments Inc.
134
512 ×18 位
第9章 TMS320C54x硬件设计及接口技术
双口SRAM
FIFO B A
A
口
端
B
口
端
512 ×18 位
双口SRAM
FIFO A B
图9.55 SN74ABT7819-12内部结构图
135
图9.55
第9章 TMS320C54x硬件设计及接口技术
SN74ABT7819-12内部结构图
512 ×18 位
双口SRAM
FIFO B A
A
口
端
B
口
端
IRB
AF/AEB
HFB
136
512 ×18 位
第9章 TMS320C54x硬件设计及接口技术
双口SRAM
FIFO B A
A
口
端
B
口
端
512 ×18 位
双口SRAM
FIFO A B
图9.55 SN74ABT7819-12内部结构图
137
第9章 TMS320C54x硬件设计及接口技术
IRA
AF/AEA
HFA
A
口
端
B
口
端
512 ×18 位
双口SRAM
FIFO A B
图9.55
SN74ABT7819-12内部结构图
138
表9.22 SN74ABT7819-12引脚功能表
引脚功能
输入
输出
I/O
A端的18位双向数据端口.
I/O
B端的18位双向数据端口.
I
A口的时钟,可以和B口的时钟不一致
I
B口的时钟
I A口的片选信号,A口向FIFOA–B写数据或者从
CSA
FIFOB–A读数据时,该信号必须处于低电平,当
该信号为高电平时,A0-A17将处于高阻状态
I B口的片选信号,B口向FIFOB–A写数据或者从
CSB
FIFOA–B读数据时,该信号必须处于低电平,当
该信号为高电平时,B0-B17将处于高阻状态
AF/AEA O FIFOA–B几乎满l/几乎空标志,该标志的偏移深
度可编程。假设几乎空的偏移设置为X,几乎满
的偏移设置为Y(默认情况下二者都是128),当
FIFOA–B中保存的数据比数比X低时, AF/AEA
引脚输出低电平,当FIFOA–B中保存的数据比数
比512-Y高时, AF/AEA引脚输出高电平。
引脚名
称
A0–A17
B0–B17
CLKA
CLKB
139
第9章 TMS320C54x硬件设计及接口技术
AF/AEB O FIFOB–A几乎满l/几乎空标志,该标志的偏移深度
可编程。假设几乎空的偏移设置为X,几乎满的偏
移设置为Y(默认情况下二者都是128),当
FIFOB–A中保存的数据比数比X低时, AF/AEB引
脚输出低电平,当FIFOB–A中保存的数据比数比
512-Y高时, AF/AEB引脚输出高电平。
HFA
O FIFOA–B半满标志。当FIFOA–B包含256个以上的
字时HFA输出低电平否则为高电平。
HFB
O FIFOB–A半满标志。当FIFOB–A包含256个以上的
字时HFB输出低电平否则为高电平
IRA
O A口输入准备好标志。当FIFOA–B满了以后,IRA
输出低电平,写将被禁止。复位后,IRA为低电平,
但在复位后的第二个CLKA从低到高跳变时,IRA将
变为高电平。这时就可以往FIFOA–B里面写数据。
140
第9章 TMS320C54x硬件设计及接口技术
IRB
ORA
ORB
O B口输入准备好标志。当FIFOB–A满了以后,IRB输
出低电平,写将被禁止。复位后,IRB为低电平,但
在复位后的第二个CLKB从低到高跳变时,IRB将变为
高电平。这时就可以往FIFOB–A里面写数据。
O A口输出准备好标志。FIFOB–A空了以后,ORA输出
低电平,读将被禁止。当ORA为高电平时,已经准备
好输出的数据将在读写信号控制下出现在A0–A17上。
复位后,ORA为低电平,但在复位后的第二个CLKA
从低到高跳变时,ORA将变为高电平。
O B口输出准备好标志。FIFOA–B空了以后,ORB输出
低电平,读将被禁止。当ORB为高电平时,已经准备
好输出的数据将在读写信号控制下出现在B0–B17上。
复位后,ORB为低电平,但在复位后的第二个CLKB
从低到高跳变时,ORB将变为高电平。
141
第9章 TMS320C54x硬件设计及接口技术
PENA I AF/AEA编程使能。在FIFOA–B复位后,在写阵列之
前,如果PENA 为低电平, CLKA 为高电平,A0–A7
上的数据将被锁存作为AF/AEA的偏移数值。
PENB I AF/AEB编程使能。在FIFOB–A复位后,在写阵列之
前,如果PENB 为低电平, CLKB 为高电平,B0–B7
上的数据将被锁存作为AF/AEB的偏移数值。
RENA I A口读使能。高电平时允许A口从FIFOB–A读取数据。
RENB I B 口读使能。高电平时允许B口从FIFOA–B读取数据。
RSTA I FIFOA–B复位。当RSTA为低电平时,出现四个CLKA
的低到高跳变和四个CLKB的低到高跳变将对FIFOA–
B进行复位。复位的结果使HFA为低, IRA为低, ORA
为低, AF/AEA为高。
142
第9章 TMS320C54x硬件设计及接口技术
RSTB
I
FIFOB–A复位。当RSTB为低电平时,出现四个
CLKA的低到高跳变和四个CLKB的低到高跳变将对
FIFOB–A进行复位。复位的结果使HFB为低, IRB
为低, ORB为低, AF/AEB为高。
WENA
I
A口写使能。高电平时允许A口向FIFOA–B写入数
据。
WENB
I
B口写使能。高电平时允许B口向FIFOB–A写入数
据。
WRA
I
A口读/写选择。高电平为写,低电平为读。
WRB
I
B口读/写选择。高电平为写,低电平为读。
143
第9章 TMS320C54x硬件设计及接口技术
A
口
端
B
口
端
两个54xDSP之间共享FIFO连接示意图
144
第9章 TMS320C54x硬件设计及接口技术
A
口
端
B
口
端
DSP与FIFO的连接示意图
145
第9章 TMS320C54x硬件设计及接口技术
端口A的读写时序图如图9.58所示:
(a)A口的读时序
146
第9章 TMS320C54x硬件设计及接口技术
(b)A口的写时序
147
3. 共享双口RAM
图9.59
双口RAM IDT707278S/L的引脚分布100pin
4个独立的8K x 16 位的
块,512 Kbit存储器
Integrated Device Technology, Inc
148
第9章 TMS320C54x硬件设计及接口技术
4个独立的
8K x16 位的块
双口RAM
IDT707278S/L
的内部结构图
149
芯片引脚功能如表9.23所示:
引脚名称
输入输出
A0L- A12L
A0R- A12R
I
功能
地址信号线
BA0L- BA1L
BA0R- BA1R
I
存储器块地址
MBSELL
MBSELR
I
邮箱地址控制门
BKSEL0-3
R/WL
R/WR
I
I
存储器块选择输入
读写使能
150
芯片引脚功能如表9.23所示:
OER
CE0L CE1L
CE0R CE1R
UBL LBL
UBR LBR
I/O0L - I/O15L
I/O0R - I/O15R
INTL
INTR
VCC
GND
I
I
输出使能
片选使能
I
字节使能
I/O
16位双向数据线
O
中断标志
-
+5V电源
地
151
表9.24 IDT707278S/L存储器块选择真值表
152
正常读操作的时序如图9.61所示。
图9.61 双口RAM IDT707278S/L的读时序图
153
正常写操作的时序如图9.62所示
图9.62 双口RAM IDT707278S/L的写时序图
154
双口RAM IDT707278S/L在DSP系统中的应用图
图9.63 双口RAM IDT707278S/L在DSP系统中的应用
155
9.4 A/D、D/A与DSP的接口技术
将模拟信号转换成数字信号的过程为ADC,将数
字信号转换成模拟信号的过程为DAC。
ADC的性能指标有:
(1)分辨率
DAC的性能指标有:
(2)偏移误差
(1)分辨率
(3)量化误差
(2)建立时间
(4)满刻度误差
(3)内部组成
(5)转换速率
(4)外部接口
(6)内部配置
(7)外部接口
156
9.4.1 TLV320AIC23B芯片简介
是一种高性能立体声
编解码芯片。它内部
同时集成了ADC和
DAC。音频输入包括
了麦克风输入和立体
声输入;音频输出为
立体声输出。支持SPI
和IIC接口
图9.64 TLV320AIC23B的引脚分布
157
图9.65 其内部结构
第9章 TMS320C54x硬件设计及接口技术
TLV320AIC23B
158
TLV320AIC23B的引脚功能如表9.25所示
引脚功能
引脚名 输入
称
输出
AGND 模拟地
AVDD
- 模拟电源输入. 额定电压值为3.3 V
BCLK I/O I2S位串行时钟。在音频主模式中,
AIC23B 产生此信号并发送到DSP。在音
频从模式中,信号是由DSP产生的。
BVDD
- 缓存器电源输入,电压范围 2.7 V ~3.6 V.
CLKOUT
O
时钟脉冲输出。 这是 XTI 输入的缓存版
本,其频率为XTI的1或 1/2倍频率. 其频
率值由采样率控制寄存器的D7位来选择。
159
TLV320AIC23B的引脚功能如表9.25所示
CS
I
控制口输入锁存/地址选择。在SPI 控
制模式下这个输入作为数据锁存控制。
在2线制控制模式下这个输入定义了设
备地址域的第七位。
DIN
I
DGND
DOUT
O
DVDD
-
I2S 格式串行数据输入到∑-△立体声
DAC
数字地
∑-△立体声ADC 的I2S 格式串行数据输
出
数字电源输入,电压范围 1.4 V~ 3.6 V.
160
TLV320AIC23B的引脚功能如表9.25所示
HPGND - 模拟耳机放大器地
HPVDD - 模拟耳机放大器电源输入. 额定电压3.3 V
LHPOUT O 左立体声混频通道放大器耳机输出。额定
0-dB 输出电平是1 VRMS。以1-dB为步长提
供–73 dB ~6 dB 的增益
LLINEIN I 左立体声声道输入通道。额定0-dB 输入电
平是1 VRMS。以1.5-dB为步长提供-34.5
dB ~12 dB 的增益
LOUT O 左立体声混频通道声道输出。额定输出电
平是1.0 VRMS.
LRCIN I I2S DAC-字时钟信号(同步信号)。在音
/ 频主模式中,TLV320AIC23B 产生帧同步
O 信号并发送到DSP。在音频从模式中,该
信号是由DSP产生的。
161
TLV320AIC23B的引脚功能如表9.25所示
LRCOUT I I2S ADC-字时钟信号(同步信号). 在音频
/ 主模式中, TLV320AIC23B产生帧同步信号
O 并发送到DSP。在音频从模式中,该信号是
由DSP产生的。
MICBIAS O 缓冲低噪声电压输出,适合于做驻极体麦
克风装置偏压。额定电压电平是3/4
AVDD。
MICIN I 缓冲放大器输入,适合驻极体麦克风装置
使用。没有外部电阻器能提供默认为5倍
的增益。
MODE I 串行接口模式输入。
NC
- 未使用,无内部连接
162
TLV320AIC23B的引脚功能如表9.25所示
RHPOUT O 右立体声混频通道放大器耳机输出。
额定0-dB 输出电平是1 VRMS。以1-dB为
步长提供–73 dB ~6 dB 的增益
RLINEIN
ROUT
SCLK
I 右立体声声道输入通道。额定0-dB 输
入电平是1 VRMS.。以1.5-dB为步长提供
-34.5 dB ~12 dB 的增益
O 右立体声混频通道声道输出。额定输
出电平是1.0 VRMS.
I 控制口串行时钟。对SPI和2线控制模式
来说,这是串行时钟输入。
rms是root mean square 均方根值, 通常所说 “有效值” , Vrms 是
指交流电压的有效值。
163
TLV320AIC23B的引脚功能如表9.25所示
SDIN
I 控制口串行数据输入。对SPI和2线控制模
式来说,这是串行数据输入,而且还用来
在复位后选择控制协议。
VMID I 电压退耦输入。10-µF和0.1-µF电容器 应该
并联接到这个终端上用来进行噪声滤波。
额定电压为1/2 AVDD
XTI/ I 晶振或外部时钟输入。用作TLV320AIC23B
MCLK
所有内部时钟的引出。 Master Clock
XTO O 晶振输出。当TLV320AIC23B作为音频定时
主控模式时,连接到外部应用电路。在有
外部时钟源的应用中不使用。
VMID: Midrail voltage decoupling input.
164
9.4.2 TLV320AIC23B的控制
1. 内部控制寄存器
• 表9.26 TLV320AIC23B的内部控制寄存器(共11个)
寄存器地址
寄存器名称
寄存器功能
0000000 立体声左声道输入音 控制立体声左声道输入
量控制寄存器
的音量
0000001
立体声右声道输入音 控制立体声右声道输入
量控制寄存器
的音量
0000010
耳机左声道输出音量 控制耳机左声道输出音
控制寄存器
量
0000011
耳机右声道输出音量 控制耳机右声道输出音
控制寄存器
量
165
表9.26 TLV320AIC23B的内部控制寄存器(共11个)
0000100 模拟音频通路控制寄
存器
0000101 数字音频通路控制寄
存器
0000110 功率控制寄存器
模拟接口方式选择控制。
0000111 数字接口模式控制寄
存器
0001000 采样频率控制寄存器
每个控制寄存器地址占据7个位
0001001
数字接口激活寄存器
0001111 复位寄存器
控制数字口的接口方式。
控制芯片内部ADC和DAC
的工作方式。
控制芯片内部各个功能单
元的开或者关。
设置A/D变换的采样频率。
用于激活数字接口。
用于复位整个芯片。
166
第9章 TMS320C54x硬件设计及接口技术
1)左声道输入通道音量控制寄存器(地址: 0000000)
位
D8 D7 D6 D5 D4 D3 D2 D1
D0
功能 LRS LIM X X LIV4 LIV3 LIV2 LIV1 LIV0
默认 0
1
0 0
1
0
1
1
1
每个寄存器的数据长度位9位:D[8:0]
LRS:左右声道同时更新,0 = 禁止,1 = 激活
LIM:左声道输入静音,0 = Normal,1 = Muted
LIV[4:0]: 左声道输入音量控制 (10111 = 0 dB 缺省)
最大11111 = +12 dB, 最小 00000 = –34.5 dB
X: 保留
168
第9章 TMS320C54x硬件设计及接口技术
2)右声道输入通道音量控制寄存器(地址: 0000001)
D8 D7 D6 D5 D4
D3
D2 D1 D0
位
功能 RLS RIM X X RIV4 RIV3 RIV2 RIV1 RIV0
1
0 0
1
0
1
1
1
默认 0
RLS:右左声道同时更新,0 = 禁止,1 = 激活
RIM:右声道输入静音,0 = Normal,1 = Muted
RIV[4:0]:右声道输入音量控制 (10111 = 0 dB 缺省)
最大11111 = +12 dB, 最小 00000 = –34.5 dB
X: 保留
170
第9章 TMS320C54x硬件设计及接口技术
3)左通道耳机音量控制寄存器(地址: 0000010)
位 D8 D7 D6 D5 D4 D3 D2 D1 D0
功能 LRSLZC LHV6 LHV5 LHV4 LHV3 LHV2 LHV1 LHV0
默认 0 1
1
1
1
1
0
0
1
LRS:左右耳机通道同步更新,0 = 禁止,1 = 激活
LZC:左通道过0检测,0 = Off,1 = On
Left-channel zero-cross detect
LHV[6:0]: 左耳机通道音量控制(1111001=0 dB,default),
最大1111111 = +6 dB ,最小0110000 = –73 dB
(mute)
172
第9章 TMS320C54x硬件设计及接口技术
4)右通道耳机音量控制寄存器(地址: 0000011)
位 D8 D7
D6
D5
D4
D3
D2
D1
D0
功能 RLS RZC RHV6 RHV5 RHV4 RHV3 RHV2 RHV1 RHV0
默认 0
1
1
1
1
1
0
0
1
RLS:右左耳机通道同步更新,0 = 禁止,1 = 激活
RZC:右通道过0检测,0 = Off,1 = On
RHV[6:0]:右耳机通道音量控制(1111001=0 dB,default),
最大1111111 = +6 dB ,最小0110000 = –73 dB
(mute)
173
第9章 TMS320C54x硬件设计及接口技术
5)模拟音频通道控制寄存器(地址: 0000100)
位
D8 D7 D6 D5 D4 D3
D2
D1
D0
功能 STA2STA1 STA0 STE DAC BYP INSEL MICM MICB
默认 0
0
0
0
1
1
0
1
0
STA[2:0]: 侧音衰减,000 = –6 dB, 001= –9 dB, 010 = –12
SideTone Amplifier Gain
dB, 011= –18 dB, 1xx=0 dB
STE:侧音激活,0 = 禁止,1 = 激活
DAC:DAC 选择, 0 = DAC 关闭, 1 = DAC 选择
BYP:旁路,0 = 禁止,1 = 激活
INSEL:模拟输入选择 ,0 = 线路,1 = 麦克风
MICM :麦克风静音,0 = 正常, 1 = 静音
MICB:麦克风增益, 0=OdB ,1 =20dB Microphone boost
174
第9章 TMS320C54x硬件设计及接口技术
STA[2:0] 和 STE功能:
STE
1
1
1
1
1
0
STA2
1
0
0
0
0
X
STA1
X
0
0
1
1
X
STA0 ADDED SIDETONE
X
0 dB
0
–6 dB
1
–9 dB
0
–12 dB
1
–18 dB
X
Disabled
175
第9章 TMS320C54x硬件设计及接口技术
6)数字音频通道控制寄存器(地址: 0000101)
D2
D1
D0
位 D8 D7 D6 D5 D4 D3
功能 X X X X X DACM DEEMP1 DEEMP0 ADCHP
默认 0
0
0
0
0
0
1
0
0
DACM:DAC 软件静音,0 = 禁止,1 = 激活
DEEMP[1:0]:De-emphasis 控制,00 = 禁止 ,01 =
32 kHz,10 = 44.1 kHz,11 = 48 Khz
ADCHP:ADC滤波器,0 = 禁止,1 = 激活
X:保留
ADC high-pass filter
176
第9章 TMS320C54x硬件设计及接口技术
7)省电控制寄存器(地址: 0000110)
D8 D7 D6 D5 D4 D3 D2 D1 D0
位
功能 X OFF CLK OSC OUT DAC ADC MIC LINE
0
0
0
0
0
1
1
1
默认 0
OFF: 设备电源, 0= On, 1=OFF
CLK: 时钟, 0= On, 1=OFF
OSC: 振荡器,0= On, 1=OFF
OUT: 输出 , 0= On, 1=OFF
DAC: DAC, 0= On, 1=OFF
ADC: ADC, 0= On, 1=OFF
MIC: 麦克风输入, 0= On, 1=OFF
LINE: Line输入,0= On,1=OFF
177
第9章 TMS320C54x硬件设计及接口技术
8)数字音频接口格式寄存器(地址: 0000111)
D5
D4 D3 D2 D1
D0
位 D8 D7 D6
功能 X X MS LRSWAP LRP IWL1 IWL0 FOR1 FOR0
0
0
0
0
0
1
默认 0 0 0
MS:主从模式选择,0 = 从模式,1 = 主模式
LRSWAP:DAC左/右通道交换,0 = 禁止,1 = 激活
LRP:DAC 左/右通道定相,0 = 右通道on, LRCIN 高电平,
phase
1 = 右通道on, LRCIN 低电平
IWL[1:0]: 输入字长度, 00=16bit, 01=20bit, 10=24bit,
11=32bit
FOR[1:0]:数据初始化 11 = DSP初始化, 帧同步后跟随两个
字10 = I2S格式, MSB 优先 ,左侧-1对齐,01 = MSB
优先 ,左声道排列00 = MSB优先 ,右声道排列
178
第9章 TMS320C54x硬件设计及接口技术
9)采样率控制寄存器(地址: 0001000)
D7
D6 D5 D4 D3 D2 D1
D0
位 D8
功能 X CLKOUT CLKIN SR3 SR2 SR1 SR0 BOSR USB/Nor
mal
0
0
1 0 0 0
0
0
默认 0
CLKOUT: 时钟输出分频, 0 = MCLK, 1 = MCLK/2
CLKIN: 时钟输入分频, 0 = MCLK, 1 = MCLK/2
MCLK:Master Clock主时钟
SR[3:0]: 采样率控制
BOSR: 基本过采样率, USB模式: 0= 250 fs, 1= 272 fs
普通模式: 0= 256 fs, 1= 384 fs
USB/Normal: 时钟模式选择, 0=普通 , 1= USB
179
第9章 TMS320C54x硬件设计及接口技术
10)数字接口激活寄存器 (地址: 0001001)
位
D8
功能
默认
X
0
D7
D6
RES RES
0
0
D5 D4 D3 D2 D1
X
0
X
0
X
0
X
0
X
0
D0
ACT
0
ACT:激活控制,0 = 停止,1 = 激活
11)复位寄存器 (地址: 0001111)
D8 D7 D6 D5 D4 D3 D2 D1 D0
位
功能 RES RES RES RES RES RES RES RES RES
0
0
0
0
0
0
0
0
0
默认
RES :写000000000 到这个寄存器引发初始化
180
2.内部控制接口
控制接口用来对设备寄存器进行编程处理。控制接口
有两种工作方式:3线的SPI方式和2线的IIC方式。
1)SPI模式
将数据字锁存入AIC
锁存数据位
1
16
串行位时钟
串行数据输入
控制地址位B[15:9] 控制数据位B[8:0]
TLV320AIC23B的SPI模式控制时序
181
2)2线(I2C)模式(或写为IIC或I2C)
当SCLK为高时SDIN的下降沿作为开始。开始之后的第7位
决定总线上的那一个设备接收数据。R/W决定了数据的传送方向。
在第九个时钟周期把SDIN置低,承认数据传送。在接下来的两
个8位块实现控制。 B[15:9]控制地址位;B[8:0]控制数据位
数据传送完的结束条件是当SCLK为高时SDIN引脚出现上升沿。
串行脉冲
串行数据输入
N
数据传送方向 承认数据传送
图9.67 TLV320AIC23B的两线模式控制时序
182
3.模拟接口
1)声道输入接口
R1 and R2 divide the input signal by two, reducing
the 2 VRMS from the CD player to the nominal 1 VRMS.
2 VRMS
R1 = 5 kΩ
1 VRMS
C2=470nF
CD播放器
R2 =
5 kΩ
C1=47pF
图9.68 TLV320AIC23B的声道输入接口
183
2)麦克风输入
nominal gain of the first stage: G1 = 50 k/10 k = 5;
the gain can be adjusted by G1 = 50 k/(10 k + RMIC)
RMIC
TLV320AIC23B的麦克风输入接口
184
第9章 TMS320C54x硬件设计及接口技术
其他方式:
3)声道输出
4)耳机输出
5)模拟旁路方式
6)侧音插入
185
第9章 TMS320C54x硬件设计及接口技术
4.数字音频接口
TLV320AIC23B 支持4种音频接口方式:
•Right justified
•Left justified
•I2S mode
•DSP mode
186
第9章 TMS320C54x硬件设计及接口技术
1)Right-Justified方式
187
第9章 TMS320C54x硬件设计及接口技术
2)Left-Justified方式
188
第9章 TMS320C54x硬件设计及接口技术
3)I2S方式
189
第9章 TMS320C54x硬件设计及接口技术
4)DSP方式
190
5.音频采样率
1)采样率控制寄存器(地址: 0001000)
D7
D6 D5 D4 D3 D2 D1
D0
位 D8
功能 X CLKOUT CLKIN SR3 SR2 SR1 SR0 BOSR USB/Nor
mal
0
0
1 0 0 0
0
0
默认 0
CLKOUT: 时钟输出分频, 0 = MCLK, 1 = MCLK/2
CLKIN: 时钟输入分频, 0 = MCLK, 1 = MCLK/2
MCLK:Master Clock主时钟
SR[3:0]: 采样率控制
BOSR: 基本过采样率, USB模式: 0= 250 fs, 1= 272 fs
普通模式: 0= 256 fs, 1= 384 fs
USB/Normal: 时钟模式选择, 0=普通 , 1= USB
191
2)USB-Mode采样率(MCLK = 12 MHz)
采样率(kHz)
ADC
DAC
96
96
88.2
88.2
48
48
44.1
44.1
32
32
8.021
8.021
8
8
48
8
44.1
8.021
8
48
8.021
44.1
滤波器
类型 SR3
3
0
2
1
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
0
1
1
采样率控制设置
SR2
SR1 SR0
1
1
1
1
1
1
0
0
0
0
0
0
1
1
0
0
1
1
0
1
1
0
0
1
0
0
1
0
1
0
0
1
0
BOSR
0
1
0
1
0
1
0
0
1
0
1
192
3)Normal-Mode采样率
(a)MCLK = 12.288 MHz
采样率(kHz) 滤波器
ADC DAC 类型 SR3
96
96
2
0
采样率控制设置
SR2 SR1 SR0 BOSR
1
1
1
0
48
48
1
0
0
0
0
0
32
32
1
0
1
1
0
0
8
8
1
0
0
1
1
0
48
8
1
0
0
0
1
8
48
1
0
0
1
0
0
0
193
3)Normal-Mode采样率
(b)MCLK = 11.2896 MHz
采样率(kHz) 滤波器
类型 SR3
ADC DAC
采样率控制设置
SR2
SR1 SR0 BOSR
88.2
88.2
2
1
1
1
1
0
44.1
44.1
1
1
0
0
0
0
8.021
8.021
1
1
0
1
1
0
44.1
8.021
1
1
0
0
1
0
8.021
44.1
1
1
0
1
0
0
194
3)Normal-Mode采样率
(c)MCLK = 18.432 MHz
采样率(kHz)
ADC
DAC
滤波器
类型 SR3
采样率控制设置
SR2
SR1 SR0
BOSR
96
96
2
0
1
1
1
1
48
48
1
0
0
0
0
1
32
32
1
0
1
1
0
1
8
8
1
0
0
1
1
1
48
8
1
0
0
0
1
1
8
48
1
0
0
1
0
1
195
3)Normal-Mode采样率
(d)MCLK = 16.9344 MHz
采样率(kHz)
采样率控制设置
滤波器
ADC DAC 类型 SR3 SR2 SR1 SR0 BOSR
88.2
88.2
2
1
1
1
1
1
44.1
44.1
1
1
0
0
0
1
8.021
8.021
1
1
0
1
1
1
44.1
8.021
1
1
0
0
1
1
8.021
44.1
1
1
0
1
0
1
196
9.4.3 TLV320AIC23B的应用
TLV320AIC23B在DSP系统中的典型应用如图9.74所示。
数据
接口
LOUT
ROUT
控制
接口
输出
LLINEIN
RLINEIN
输入
197
9.5 Bootloader功能的实现
9.5.1 引导(Boot)顺序及引导模式简介
• Bootloader”程序按照一定的顺序检查你选择了哪种
“加载模式”,TMS320C5409为例(不同型号的
DSP其检查顺序是有一些区别的)说明其检查顺序是:
1)主机接口(HPI)模式
2)串行EEPROM模式
3)并行模式
4)通过McBSP1的标准串口模式
5)通过McBSP2的标准串口模式
6)通过McBSP0的标准串口模式
7)I/O模式
198
07Fh中的
值是否非0?
Reset
INT2有效?
有效入口点?
YES
转向入口点
YES
NO
INT3有效?
有效串行
EPROM?
YES
NO
NO
从I/O空间FFFFh读源地址
YES 串行模式
加载代码
TMS320C5409、
C5402检测顺序
有效并行模式?
NO
从数据空间FFFFh读源地址
有效并行模式?
NO
HPI模式
并行模式
YES
YES
NO
加载代码
初始化串口
接下页
199
接上页初始化串口
YES
McBSP1?
有效关键字?
NO
NO
NO
YES
有效关键字?
C5402无该项,其他同 NO
McBSP2?
McBSP0?
YES
有效关键字?
NO
NO
BIO为低电平?
YES
NO
YES
有效关键字?
YES
加载代码
有效入口点?
加载代码
NO 不再检测INT2
YES
标准串口模式
加载代码
YES
加载代码
YES
加载代码
NO
检
测
顺
序
流
程
I/O模式
HPI模式
(再一次)
200
第9章 TMS320C54x硬件设计及接口技术
• 串行EEPROM引导模式的连接图:
201
第9章 TMS320C54x硬件设计及接口技术
串行EEPROM引导模式的读操作时序图:
CS
202
第9章 TMS320C54x硬件设计及接口技术
• 标准串行引导模式的定时要求
203
I/O引导模式的握手协议
204
9.5.2 引导(Boot)表格式
字
1
2
⋮
⋮
⋮
⋮
R
R+1
⋮
⋮
⋮
⋮
表9-36 Bootloader 16位引导表格式
内容
10AAh (源程序的存储器宽度是16位)
寄存器设置值 (适用于特定引导模式的)
⋮
寄存器设置值
入口点的XPC(其低7位作为A23–A16)
入口点的PC(16位作为A15–A0)
第一段的块大小
第一段的目的起始地址XPC值(7位)
第一段的目的起始地址PC值(16位)
源代码第一段的第一个字
源代码第一段的最后一个字
⋮
205
表9-36 Bootloader 16位引导表格式
⋮
⋮
⋮
⋮
⋮
⋮
⋮
⋮
⋮
⋮
⋮
⋮
⋮
n
第二段的块大小
第二段的目的起始地址XPC值(7位)
第二段的目的起始地址PC值(16位)
源代码第二段的第一个字
⋮
源代码第二段的最后一个字
⋮
最后一段的块大小
最后一段的目的起始地址XPC值(7位)
最后一段的目的起始地址PC值(16位)
源代码最后一段的第一个字
⋮
源代码最后一段的最后一个字
0000h—代表源程序结束
206
表9-37 Bootloader 8位引导表格式
字节
1
2
3
4
⋮
⋮
⋮
⋮
⋮
2R–1
2R
内容
MSB = 08h(源程序的存储器宽度为8位)
LSB = 0AAh
设置寄存器的MSB(高字节)
设置寄存器的LSB(低字节)
⋮
设置寄存器的MSB
设置寄存器的LSB
入口点的XPC的MSB
入口点的XPC的LSB(仅适用低7位)
入口点的PC的MSB
入口点的PC的LSB
207
Bootloader 8位引导表格式
2R+1
2R+2
2R+3
2R+4
2R+5
2R+6
⋮
⋮
⋮
⋮
⋮
⋮
第一段的块大小的MSB
第一段的块大小的LSB
第一段的目的开始地址的XPC的MSB
第一段的目的开始地址的XPC的LSB (7位)
第一段的目的开始地址的PC的MSB
第一段的目的开始地址的PC的LSB
源程序第一段第一个字的MSB
⋮
源程序第一段最后一个字的LSB
第二段的块大小的MSB
第二段的块大小的LSB
第二段的目的开始地址的XPC的MSB
208
表9-37 Bootloader 8位引导表格式
⋮
第二段的目的开始地址的XPC的LSB (7位)
⋮
第二段的目的开始地址的PC的MSB
⋮
第二段的目的开始地址的PC的LSB
⋮
源程序第二段第一个字的MSB
⋮
⋮
⋮
⋮
源程序第二段最后一个字的LSB
⋮
⋮
最后一段的块大小的MSB
⋮
最后一段的块大小的LSB
209
表9-37 Bootloader 8位引导表格式
⋮
⋮
⋮
⋮
⋮
⋮
⋮
2n
2n+1
最后一段的目的开始地址的XPC的MSB
最后一段的目的开始地址的XPC的LSB
(7位)
最后一段的目的开始地址的PC的MSB
最后一段的目的开始地址的PC的LSB
源程序最后一段第一个字的MSB
⋮
源程序最后一段最后一个字的LSB
00h
00h表示源程序结束
210
9.5.3 引导(Boot)表的生成
• 利用这种工具生成引导表的步骤是:
1.汇编(或编译)程序代码时使用“-v548”汇编选项
2.链接文件
3.格式转换
格式转换有关的链接命令文件内容如下:
•
myfile.out /* 输入COFF文件名
•
–e 0300h /* 入口点符号(地址).
•
–a /* ASCII hex 输出文件格式
•
–boot /* Bootload 输入文件中的所有段
•
–bootorg SERIAL /* 产生串行口引导表
•
–memwidth 8 /* EEPROM宽度是8位
•
–o myfile.hex /* 输出文件名
211
9.6 C54x系统设计实例
9.6.1 DSP系统设计步骤
• DSP系统设计
的主要步骤
212
依据此设计流程,一般包含以下几个步骤:
1.根据项目要求撰写项目任务书。任务书应清晰地描述系统功能和
待完成的任务,描述形式可采用各种方式,牢牢把握设计目标。
2.根据任务书定义系统性能指标写出设计计划书,并由任务书中的
待实现功能转换为DSP系统的性能指标要求,然后进行仿真实验。
实验可用软件模拟,也可用其他仪器实地进行,以确定适合DSP
的最佳算法。
3.根据目标要求确定对芯片的要求(如速度、精度、动态范围、体
积以及价格、市场供货、配套服务等)选择DSP芯片和外围器件。
4.进行硬件设计、调试与开发。一般要借助于专用工具,对于硬件
调试要采用硬件仿真器,软件调试可采用软件仿真环境如CCS。
5.系统总装与集成测试。就是将各部件与模块总装组成一台样机,
并在实际系统中运行。并随时通过调整系统各组成部件或参数改
进系统性能。
213
9.6.2 语音信号处理概述
1. 语音编解码
• 语音编码方法归纳起来可以分成三大类:
1)波形编码
– 原理简单,失真小
– 数码率高
2)参数编码
– 数码率低
– 音质较差,复杂度高
3)混合编码
– 较低的比特率上获得较高的语音质量
214
9.6.2 语音信号处理概述
1)波形编码
波形编解码器的思想是,编码前根据采样定理对模
拟语音信号进行采样,然后进行幅度量化与二进制编
码。它不利用生成语音信号的任何知识而企图产生重
构信号,其波形与原始话音尽可能一致。
最简单的脉冲编码调制(PCM),即线性PCM,对
语音作数/模变换后再由低通滤波器恢复出现原始的
模拟语音波形。在数据率为64Kbps的时候,重构话音
质量几乎与原始的话音信号没有什么差别。
该量化器在美洲的压扩标准是μ律(μ-Law),在欧
洲的压扩标准是A律(A-Law)。它们的优点是编解码
器简单,延迟时间短,音质高。不足之处是数据速率
比较高,对传输通道的错误比较敏感。
215
9.6.2 语音信号处理概述
2)参数编码
• 参数编码又称信源编码器或声码器,是根据人的
发声机理,在编码端对语音信号进行分析,从话
音波形信号中提取出话音参数,并使用这些参数
通过话音生成模型重构话音。
• 声码器每隔一定时间分析一次语音,传送分析获
得的有/无声和滤波参数。在解码端根据接收的
参数再合成声音。声码器编码码率很低,可以达
到1.2K---2.4Kbps,但复杂度比较高,合成语音
质量较差。尽管其音质较差,但因保密性能好,
一般用于军事领域。
216
9.6.2 语音信号处理概述
3)混合编码
混合编码是将波形编码和信源编码的原理结合起
来,数码率约在4Kbps—16Kbps之间,音质比较
好,性能较好的算法所取得的音质甚至可与波形编
码相当,该类算法复杂程度介于波形编码和信源编
码之间。
217
参数编码的基础是语音信号的产生模型,如图9.81所示
随机噪声
发生器
218
2. G.723协议
图9.82 G.723编码器处理流程框图
219
G.723解码器处理流程框图
图9.83 G.723解码器处理流程框图
220
9.6.3 语音编解码系统的设计
1. 设计要求
1)对器件的要求
• 系统体积尽可能的小,功耗和价格尽可能的低,且应
满足双路立体声效果,且可以作为网络终端使用
2)对软件的要求
• 由于G.723算法复杂,因此编程应注意对代码的优化,
首先应满足实时性要求,执行每一帧的编码运算其时
间应小于30ms。由于是双路编解码,时间应小于
15ms。
221
第9章 TMS320C54x硬件设计及接口技术
2. 系统硬件组成
McBSP
McBSP
图9.84 G.723实时编解码器硬件构成
222
第9章 TMS320C54x硬件设计及接口技术
3. 语音前置滤波与AD/DA转换
• 前置滤波与AD/DA转换采用TLV320AIC23B芯片实
现。TLV320AIC23B是一种带有高度集成模拟功能
的高性能立体声音频编解码芯片。它将模数转换
(ADCs)和数模转换(DACs)高度集成在芯片内部,
ADC的sigma-delta调节器具有三阶多位结构,在
这种结构中具有如下特性:在音频采样率达96KHz
时就有高达90分贝的信噪比,同时在压缩中可以使
能高保真音频录音和省电设计。
223
第9章 TMS320C54x硬件设计及接口技术
4. 串口通信电路设计
• McBSP通过6个引脚(BDX、BDR、BCLKX、
BCLKR、BFSX 和BFSR)与外设接口。
1)MAX3111通用异步收发器
• MAX3111通用异步收发器是MAXIM公司为微处理
器系统设计的通用异步收发器UART,包括振荡器、
可编程波特率发生器、可屏蔽的中断源、8字节的
接收FIFO缓冲器和两个RS232电平转换器。
224
2)DSP与MAX3111的接口设计
• DSP与MAX3111联接如图9.85所示
225
5. USB接口电路设计:
ISP1581与DSP的连接
226
6. G.723语音编解码在C54x上的编程及优化
• G.723语音编解码是一比较复杂的算法,通常进行
这类编程的步骤是模块化编程,即可分为数据采集
模块、多通道串口接收数据模块、语音编解码模块
及与上位机通信模块等。如采用DSPBIOS对模块进
行统一管理和调度,则各模块编程时应遵循
DSPBIOS所规定的编程规范。
• 通常数据采集模块,多通道串口接收数据模块,与
上位机通信模块可直接采用汇编编程,语音编解码
模块的编程一般采用C语言进行定点化编程。
227
9.7 DSP系统的调试与抗干扰措施
9.7.1 DSP系统调试
1. 硬件调试步骤
1)焊接元器件之前:先用万用表测量电源和地址之间
是否有短路现象,电阻应该足够大。
2)元器件焊接之后,上电之前:用万用表检查电源、
地之间是否有短路或者电阻很小的情况,测量关键
信号线(如读写、时钟、复位、片选等)的连接
(一定是从一个元件的引脚到所连接元件的对应引
脚)情况。
228
9.7 DSP系统的调试与抗干扰措施
3)上电后:如果前两项都已通过,这时可以接上电
源。
4)前3步确认无误后:这时就可以用示波器检查各
电源端口、时钟端口、复位端口的信号是否正常。
5)关上电源,插上仿真接口:插仿真接口时,要注
意接口的方向并保证接线正确
6)简单测试:编写一些简单的程序,对DSP系统的
各组成部分(尤其是关键部件,如存储器,I/O,
通信口等)进行操作。
229
9.7 DSP系统的调试与抗干扰措施
2. 软件编程与调试
1)首先应该搭建好程序框架,这包括命令配置文
件,中断向量表的建立,头文件的建立,主程序
的构建,包含必要的库函数。
2)对于程序功能的增加,可以先增加最基本的部
分,比如初始化部分。
3)调试程序时,除了时序要求非常严格的程序以
外,大多数可以在Simulator环境下进行。
230
9.7 DSP系统的调试与抗干扰措施
4)对于关键的核心算法,除了保证算法逻辑上的正
确性,还应该注意算法的执行效率。
5)要注意堆栈的设置和使用。
6)要有好的编程风格。
7)程序调试要有调试记录,记录故障现象,解决方
法,以免以后程序维护时进行查询,也便于积累编
程经验。
8)每次程序的调整,都要有新的版本记录,同时,
也要保留好旧的版本,以便新的版本有问题时能够
恢复到旧的版本。
231
9.7.2 DSP系统抗干扰措施
• 干扰源:指产生干扰的元件、设备,或信号源。一般来讲,
只要有较大的电压或电流产生突变,或者存在较强电磁场
的地方,都容易对数字电路产生干扰,形成干扰源。如:
继电器、可控硅、电机、开关电源、高频时钟等都可能成
为干扰源。
• 传播路径:指干扰信号从干扰源传播到敏感器件的通路或
媒介。典型的干扰传播路径是通过导线的传导和空间的辐
射形成的。
• 敏感器件:指容易被干扰的对象。如:A/D、D/A变换器,
DSP系统,其它高速数字IC, 微弱信号放大器等。
• 抗干扰设计的基本原则是:抑制干扰源,切断干扰传播路
径,提高敏感器件的抗干扰性能。
232
9.7.2 DSP系统抗干扰措施
• 在DSP系统设计中,针对这三个基本原则的相应措
施有:
• 抑制干扰源
1) 电源的引入要增加高、低频滤波。
2) 为电路板上每个IC并接一个0.01μF~0.1μF高频电
容,以减小IC对电源的影响,也减小电源里面的高
频信号对本IC有影响。
3) 在DSP系统中,各部分元器件的抗干扰能力是有不
同的。
233
9.7.2 DSP系统抗干扰措施
4) 对于DSP 驱动功率器件,尤其是功率开关器件的
应用系统,功率器件的电源要单独供电。
5) 带有射频或天线的应用系统,射频或天线电路最
好是单独组板,不能单独组板的也要靠近板子的
一个边或者一个角落,用地线包围。
6) 必要的时候,将核心的弱电DSP系统板用金属屏
蔽罩屏蔽起来。并将屏蔽罩的外壳接整个设备的
大地
234
9.7.2 DSP系统抗干扰措施
• 切断干扰传播路径和提高敏感器件的抗干扰性能
• 在DSP系统中,切断干扰传播路径和提高敏感器件的抗
干扰性能的常用措施如下:
1) 电路板合理分区,如强、弱信号,数字、模拟信号。尽
可能把干扰源(如电机,继电器)与敏感元件(如单片
机)远离。
2) 注意晶振布线。晶振与DSP引脚尽量靠近,用地线把时
钟区隔离起来,晶振外壳接地并固定。
3) 消弱模拟信号与模拟信号之间的相互干扰。布线时模拟
信号尽量走粗一些,如果有条件,2个模拟信号之间用地
线间隔。数字信号尽量远离模拟信号,数字信号不能穿
越模拟地。
235
9.7.2 DSP系统抗干扰措施
4) 采用多层(4层以上)布线。电源和地线各占一层,信
号线占两层或者两层以上。减少电源、地线的连接距离,
这样除了可以减小压降外,更重要的是降低耦合噪声。
5) 对于DSP芯片闲置的I/O口,不要悬空,要接地或接电源。
其它IC的闲置端在不改变系统逻辑的情况下接地或接电
源。
6) 布线时尽量避免信号形成环路,以降低感应噪声。
7) 高速信号线的连接要考虑阻抗匹配问题,通过电路仿真
技术进行仿真,适当地增加一些阻抗匹配电容、电感或
电阻,防止板内形成谐振电路,构成强干扰信号源。
236
作业
习题9.1, 9.2,9.5
237

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