第9章TMS320C54x硬件设计及接口技术20120907

Report
第9章 TMS320C54x硬件设计及接口技术
• DSP硬件设计是DSP应用系统设计的基础。
• 一个DSP最小系统是由内部硬件资源如CPU、
片内外设、存储器(ROM、RAM或FLASH)
和最基本的外围辅助电路(电源、时钟晶振、
复位电路和仿真接口JTAG)组成。
• 一般的实际应用系统是由最小系统和输入输
出接口、通信接口、人机交互接口、外部程
序存储器或数据存储器等外围扩展电路组成。
第9章 TMS320C54x硬件设计及接口技术
目录
9.1 基于C54x的DSP最小系统设计
9.2 C54x外部总线结构
9.3 存储器扩展
9.4 A/D、D/A与DSP的接口技术
9.5 Bootloader功能的实现
9.6 C54x系统设计实例
9.7 DSP系统的调试与抗干扰措施
第9章 TMS320C54x硬件设计及接口技术
9.1 基于C54x的DSP最小系统设计
• DSP最小系统就是指没有输入扩展、输出扩展、除
了片内通信通道也没有通信扩展的基本独立的、功
能极其有限的DSP系统。仅在DSP芯片基础上增加
了电源、时钟晶振、复位电路和仿真接口JTAG。
• 最小系统是DSP系统硬件设计的基础。
• DSP最小系统的设计与DSP芯片结合的最紧密。
• 最小系统正常工作是整个DSP硬件系统正常工作的
基础。
第9章 TMS320C54x硬件设计及接口技术
9.1.1 DSP电源电路设计
1.单3.3V电源输出的电源管理芯片TPS7133,7233,7333
TPS75733应用电路
第9章 TMS320C54x硬件设计及接口技术
9.1.1 DSP电源电路设计
1.单3.3V电源输出的电源管理芯片TPS75733
• TPS75733有两种封装形式(5针的TO–220封装 和
TO–263表面贴封装),如图9.2所示
第9章 TMS320C54x硬件设计及接口技术
• 1.单3.3V电源输出的电源管理芯片
• 其引脚功能如表9.1所示。
引脚号
1
引脚名称
EN
I/O特性
I
引脚功能
输入使能
2
3
4
IN
GND
OUTPUT
I
O
输入电压
地
输出电压
5
PG(power
good)
I
FB反馈输入/PG 输出
第9章 TMS320C54x硬件设计及接口技术
2.单1.8V电源输出的电源管理芯片
• TPS75718、TPS76818的典型电路如图9.3所示:
第9章 TMS320C54x硬件设计及接口技术
• 可调输出TPS76801的典型应用电路如图9.4所示:
Vout
R1
 Vref  (1 
)
R2
第9章 TMS320C54x硬件设计及接口技术
• TPS76801/TPS76818有两种封装形式(8-Pin
SOIC 封装和20-Pin TSSOP封装),如图9.5所示
第9章 TMS320C54x硬件设计及接口技术
• TPS76801的输出电压Vout由图9.4中的反馈电阻
R1和R2的比值决定。其关系可用如下公式描述:
Vout
R1
 Vref  (1 
)
R2
• 其中,Vref为标准参考电压1.1834 V,由芯片内
部产生。按图9.4中的配置,Vout输出应为
1.7988V,满足内核电压的要求。
3.内核电压和I/O电压的上电顺序控制(同时或先内核
)
• TMS320F2812的供电电路如图所示(先I/O,后内核):
第9章 TMS320C54x硬件设计及接口技术
4.双电源供电电路
• 其中TPS73HD318的封装形式28Pin TSSOP封
装),如图所示。
第9章 TMS320C54x硬件设计及接口技术
各管脚的功能如表所示
管脚名称
GND
管脚功能
接地
EN
1IN
1OUT
使能,低有效
第一路电源输入
第一路电源输出
2IN
2OUT
RESET
第二路电源输入
第二路电源输出
复位脉冲输出
1FB/SENSE
2SENSE
第一路电源输出电压反馈端
第二路电源输出电压反馈端
第9章 TMS320C54x硬件设计及接口技术
• 采用TPS73HD318为DSP C5402供电的典型电路如图所示
TPS73HD318,p.21
第9章 TMS320C54x硬件设计及接口技术
9.1.2 DSP复位电路设计
在RESET引脚提供至少5个CLKOUT时钟宽度负脉
冲(复位脉冲:一般100~200ms),C54x处于以
下初始工作状态:
•ST0的值为1800h:
字段
复位值
ARP
0
TC
1
C
1
OVA
0
OVB
0
DP
0
• ST1的值为2900h :
字段 BRAF CPL XF HM INTM OVM SXM C16 FRCT CMPT ASM
复位值
0
0
1
0
1
0
1
0
0
0
0
第9章 TMS320C54x硬件设计及接口技术
• PMST的值为:
字段 IPTR
MP/MC
OVLY AVIS DROM CLKOFF SUMUL SST
复位值 1FFh 取决于引脚 0
0
0
0
N/A N/A
MP/MC电平
•
•
•
•
•
•
•
扩展程序计数器XPC=0000H
程序计数器PC=FF80H
中断标志寄存器IFR=0000H
将地址总线置为FF80H
控制线均处于无效状态
使数据总线处于高阻状态
可同时参考P35复位内容
第9章 TMS320C54x硬件设计及接口技术
• 对DSP进行复位的方法有以下几种:
1.软件复位法,可同时参考P40页软件复位与硬件复位区别
2.硬件复位法:上电复位、手动复位、自动复位
1)RC上电复位电路:利用RC电路的延迟特性来产生复
位所需要的低电平时间,其电路结构如图所示:
5v
VC
t   RC ln(1
)
VCC
100kΩ
1.5V
5V
要求:
100~200ms
4.7uf
施密特触发器保
证复位脉冲低电
平持续期的稳定。
t=167ms
第9章 TMS320C54x硬件设计及接口技术
RC手动复位电路可以在系统运行异常的任何时候,用
手动方式按键产生复位信号,其电路结构如图所示:
R1
VCC 
R  R1
100kΩ
50Ω
4.7uf
复位电压0.238v<0.4v低电压门限
第9章 TMS320C54x硬件设计及接口技术
2)专用集成电路提供的复位:定时自动复位和手动复位
• 最常用的“看门狗”芯片是Maxim公司的MAX705/6
芯片。MAX706的封装形式(8Pin DIP/SO封装)如
图9.11所示:
SO(small out-line) 小尺寸表面贴装
DIP: dual-in-line package, SOIC: Small Outline Integrated Circuit Package
第9章 TMS320C54x硬件设计及接口技术
• 用MAX706构建的C54x的复位电路如图9.12所示:
第9章 TMS320C54x硬件设计及接口技术
9.1.3 DSP时钟电路设计
1.基础时钟的产生
时钟信号走线长度尽可能短,线宽尽可
能大,与其它印制线间距尽可能大,紧
靠器件布局布线,必要时可以走内层,
以及用地线包围;
有源晶振
不需要
DSP的内
部振荡器,
信号质量
稳定
需要用DSP片
内的振荡器,
信号质量较差
建议采用精度较
高的石英晶体,
尽可能不要采用
精度低的陶瓷晶
体
10MHZ
22pf
22pf
(a)外接无源晶振的时钟电路
(b)外接有源晶振的时钟电路
第9章 TMS320C54x硬件设计及接口技术
2.锁相环PLL
PLL倍频系统的选择通过软件控制时钟方式寄存器
CLKMD来实现,提供基础时钟的倍频或分频信号。
CLKMD是地址为0058H的存储器映像寄存器(MMR),
位结构如表所示:
数据位 15~12
11
10~3
2
1
0
字段名 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS
读写方
式
R/W
R/W
R/W
R/W
R/W
R
PLLCOUNT确定倍频系数切换时的稳定时间。从PLLCOUNT
开始每过16×CLKIN个周期减1,直到为零,才从新的倍频系
数下开始输出主时钟。 PLLSTATUS为0表示分频状态。
第9章 TMS320C54x硬件设计及接口技术
• PLLON/OFF:PLL通断,它和PLLNDIV共同决定
是否使用PLL,其状态决定如下表所示。
PLLON/OFF
0
0
PLLNDIV
0
1
PLL 状态
off
on
1
1
0
1
on
on
数据位 15~12
11
10~3
2
1
0
字段名 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS
读写方
式
R/W
R/W
R/W
R/W
R/W
R
第9章 TMS320C54x硬件设计及接口技术
PLL的PLLNDIV、PLLDIV和PLLMUL共同确定了倍频因子,
倍频因子的确定如下表所示。
PLLNDIV
0
0
1
PLLDIV
1
1
1
0
1
1
数据位 15~12
×
×
0
11
PLLMUL
0~14
15
0~14
倍频因子
0.5
0.25
PLLMUL+1
15
1
0或偶数
奇数
(PLLMUL+1)/2
PLLMUL/4
10~3
2
1
0
字段名 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS
读写方式
R/W
R/W
R/W
R/W
R/W
R
第9章 TMS320C54x硬件设计及接口技术
数据位 15~12
11
10~3
2
1
0
3. PLL的硬件配置
:
PLLON/OFF PLLNDIV PLLSTATUS
字段名
PLLMUL PLLDIV PLLCOUNT
上电复位初期的主时钟由时钟模式引脚(CLKMD1,CLKMD2和
读写方式
R/W
R/W
R/W
R/W
R/W
R
CLKMD3)确定,与初始时钟的倍频因子的关系如表所示
CLKMD1 CLKMD2 CLKMD3 CLKMD复位值 复位后的时钟
模式
0
0
0
E007h
15*CLKIN
0
0
1
9007h
10CLKIN
0
1
0
4007h
5CLKIN
0
1
1
1007h
2CLKIN
1
0
0
F007h
1CLMIN
1
0
1
0000h
1/2CLKIN
1
1
0
F000h
1/4CLKIN
1
1
1
保留
PLL停止工作,内部振荡器工作
第9章 TMS320C54x硬件设计及接口技术
4. PLL的配置切换
 PLL工作在倍频模式时,具有锁定功能,只在分频DIV方
式时才能修改PLLCOUNT, PLLNDIV, PLLMUL,
PLLON/OFF。
实现倍频切换的步骤如下:
• 步骤1:复位PLLNDIV,选择DIV方式
• 步骤2:检测PLL的状态,直到PLLSTATUS位为0
• 步骤3:根据所要切换的倍频,确定乘系数
• 步骤4:由所需要的稳定时间设置PLLCOUNT的当前值
• 步骤5:设定CLKMD寄存器
• 步骤6:检测PLL的状态,直到PLLSTATUS位为1
第9章 TMS320C54x硬件设计及接口技术
例9-1 从某一倍频方式切换到PLL×1方式的程序如下:
STM #00H,CLKMD;切换到DIV方式
Status:LDM CLKMD,A
AND #01H,A
;测试PLLSTATUS位,若A≠0,
; 表 明还没有切换到DIV方式,则继续等待,
BC Status,ANEQ ;若A=0,则已切换到DIV方式
STM #03EFH,CLKMD ;切换到PLL×1方式
整数倍频之间的切换过程如图9.14所示。
第9章 TMS320C54x硬件设计及接口技术
• 从图9.14可以看出从任意一倍频模式切换到分频模式,
不需要中间过渡。但是,从1/2分频模式和1/4分频模
式之间也不可以直接切换,需要中间过渡到任意整数
倍频(如图9.15所示),然后再从该倍频模式切换到
1/4分频。
第9章 TMS320C54x硬件设计及接口技术
9.1.4 JTAG接口电路设计
• JTAG(Joint Test Action Group --联合测试行动小组)是一
种国际标准测试协议,主要用于芯片内部的测试。JTAG原
理是在器件内部定义一个TAP(Test Access Port--测试访
问口),通过专用的JTAG测试工具进行内部节点的测试。
• C54x的硬件系统调试要通过仿真器进行,仿真器与调试计
算机之间用并行口线缆或者USB线缆进行连接,仿真器和
DSP硬件板之间要通过JTAG连接线进行连接,如图所示
第9章 TMS320C54x硬件设计及接口技术
• JTAG连接口是一个14针的连接器,如图9.17所示:
15.24cm
• 其信号排列如图9.18所示:
第9章 TMS320C54x硬件设计及接口技术
• 表9.5 JTAG连接器各引脚信号的含义:
信号名称
含义
引脚
仿真器 设备状态
序号
状态
TMS
1
测试模式选择
输出(O)输入(I)
TDI
3
测试数据输入
输出(O)输入(I)
TDO
7
测试数据输出
输入(I)输出(O)
TCK
11 TCK从仿真器输出的一 输出(O)输入(I)
个 10.368MHz的时钟信
号。
TCK_RET
9 测试时钟返回,进入仿 输入(I)输出(O)
真器的测试时钟,是
TCK的缓冲版本。
第9章 TMS320C54x硬件设计及接口技术
TRST
2
测试复位
输出 输入(I)
(O)
EMU0
13
仿真引脚0
输入(I)输入/输
出(I/O)
EMU1
14
仿真引脚1
输入(I)输入/输
出(I/O)
PD(VCC)
5 存在检测。该引脚的高信号输入(I)
输出(O)
电平表示了目标板已经通过
JTAG接口连接到JTAG线缆
上,在目标系统中,该引脚
应该连接到系统电源VCC上。
GND 4,8,10,
接地
12
第9章 TMS320C54x硬件设计及接口技术
TI公司DSP的仿真器JTAG的DSP接口电路如图9.19所示:
第9章 TMS320C54x硬件设计及接口技术
为了增加连接距离可以采用如图9.20所示的JTAG电路。
30.48cm
图9.20
远距离连接的JTAG接口电路
9.2 C54x外部总线结构
• 9.2.1 C54x的外部总线接口(表9.6 外部总线接口组成)
信号名称 C541- C546 C5409, C5410 C5402A C5420
信号说明
A0–A15
D0–D15
PS
DS
MSTRB
IS
IOSTRB
R/W
READY
HOLD
HOLDA
MSC
IAQ
IACK
15-0
15-0
√
√
√
√
√
√
√
√
√
√
√
√
19-0
15-0
√
√
√
√
√
√
√
√
√
√
√
√
22-0
15-0
√
√
√
√
√
√
√
√
√
√
√
√
17-0
地址总线
15-0
数据总线
√
程序空间选择
√
数据空间选择
√
外部存储器选通
√
I/O空间选择
√
I/O访问选通
√
读写信号
√
数据准备好
√
Hold请求
√
Hold响应
√
微状态完成
√
指令获取
√
中断响应
第9章 TMS320C54x硬件设计及接口技术
• 其中,MSTRB存储器选通信号,在访问外部程序
或数据存储器时有效,当访问程序存储器时,除
了MSTRB有效以外,PS还将有效;在访问外部
数据存储器时,除了MSTRB有效以外,DS还将
有效。如图9.21所示。
第9章 TMS320C54x硬件设计及接口技术
9.2.2 C54x的外部总线访问
1)C54x外部总线的访问时序
(a)读-读-写的时序
(b)写-写-读的时序
没有等待延时的外部存储器访问时序
MSTRB goes high at the end of every write cycle to disable the
memory while the address and/or R/W signal changes.
第9章 TMS320C54x硬件设计及接口技术
2) 外部I/O的访问时序
外部I/O的操作时序如图9.23所示。在没有插入等待周期的
情况下,对外部I/O设备读/写操作时,分别需要占用2个周
期。低电平发生在时钟的上升沿到下一个上升沿之间。
3)外部I/O和存储器混合访问时序
有各种组合情况,如:存储器访问后紧跟I/O访问,I/O访问后
紧跟存储器访问。这里仅列出存储器读后I/O读(如图9.24所
示)和I/O读后存储器读(如图9.25所示)
图9.24 存储器读-I/O读
图9.25 I/O读-存储器读
没有等待延时的外部I/O和存储器混合访问时序
4) C54x外部总线访问的优先级: 先数据存储器,后程序存储器
第9章 TMS320C54x硬件设计及接口技术
2. C54x外部访问的等待状态产生
• 1) 软件等待状态发生器SWWSR
• 软件等待状态发生器的内部逻辑结构图如图所示。
第9章 TMS320C54x硬件设计及接口技术
2) 软件等待状态发生器寄存器
• 软件可编程的等待状态发生器是受一个16位的软
件等待状态发生器寄存器SWWSR控制的。存储
器影像寄存器(MMR)地址为0028h。SWWSR的
位结构如图9.27所示。
图9.27
SWWSR的位结构
第9章 TMS320C54x硬件设计及接口技术
2) 软件等待状态发生器寄存器
• 64K的程序存储器空间和数据存储器空间都分成两
块(每块32K:8000-FFFF,0000-7FFF)。
• I/O空间构成一块64K的空间。
• 每块空间在SWWSR中对应着3位域值时钟等待状态
可扩展成8M的程序存储器空间
XPA=1, 400000-7FFFFF,000000-3FFFFF
第9章 TMS320C54x硬件设计及接口技术
• 软件等待状态控制寄存器
• 软件可编程的等待状态的控制还受一个16位的软件
等待状态控制寄存器SWCR控制。存储器影像寄存
器(MMR)地址为002Bh。SWCR的位结构如图所示。
• SWSM为1时,SWWSR中得等待状态数将被乘以2,
这样等待的最大状态数将成为14个CLKOUT。
图9.28
SWCR的位结构
第9章 TMS320C54x硬件设计及接口技术
3)插入等待状态后存储器访问时序
• 插入一个等待状态的存储器访问时序如图9.29所示。原来
1个时钟周期的读操作都将变成2个时钟周期,原来2个时
钟周期的写操作将变成3个时钟周期。
图9.29 插入一个等待状态的存储器访问时序
第9章 TMS320C54x硬件设计及接口技术
4)可编程的分区转换逻辑
•Programmable bank-switching logic allows the C54x DSP to
switch between external memory banks without requiring
external wait states for memories that need several cycles to
turn off. The bank-switching logic automatically inserts one
cycle when accesses cross memory-bank boundaries inside
program or data space.
•PS–DS:Program read–data read access. Inserts an extra
cycle between consecutive accesses of program read and
data read, or data read and program read.
•PS–DS = 0 No extra cycles are inserted by this feature except
when banks are crossed.
•PS–DS = 1 One extra cycle is inserted between consecutive
accesses of program read and data read, or data read and
program read.
可编程分区转换逻辑由分区转换控制寄存器BSCR(MMR地址
0029h)来控制,位结构如图9.30所示。
第9章 TMS320C54x硬件设计及接口技术
4)可编程的分区转换逻辑 :与等待状态有关
可编程分区转换逻辑由分区转换控制寄存器BSCR(MMR地
址0029h)来控制,位结构如图9.30所示。
BNKCMP
0000
1000
1100
1110
1111
用于比较的高地址位 分区大小(16位字)
None BNKCMP决定 64K
外部存储器的
15
32K
15-14 分块大小。
16K
15-13
8K
15-12
4K
PS–DS:为1时在连续的程序读和数据读间插入一个等待周期。
第9章 TMS320C54x硬件设计及接口技术
• EXIO(External bus interface off)为1时,完成当前的总
线访问周期后,地址总线,数据总线和有关控制总线将成为
无效状态,如表9.11所示。
第9章 TMS320C54x硬件设计及接口技术
分区转换逻辑控制自动插入一个等待时钟周期。
图9.31不同分区间的存储器读切换
图9.32程序存储器和数据存储器间访问
第9章 TMS320C54x硬件设计及接口技术
9.2.3 外部总线接口的电平转换技术
1.常用信号电平转换标准
图9.33
常用信号电平转换标准
第9章 TMS320C54x硬件设计及接口技术
2.数字逻辑器件接口特性要求
表9.8 驱动器件与负载器件的接口条件
驱动
器件
负载
器件
说明
IOH ≥ N×IIH
驱动器件输出高电平电流IOH大于等于负载
器件所需的总电流N×IIH
IOL ≥ N×IIL
驱动器件输出低电平电流IOL大于等于负载
器件所需的总电流N×IIL
VOH ≥ VIH
驱动器件输出高电平电压VOH大于等于负载
器件输入高电平电压VIH
VOL ≤ VIL
驱动器件输出低电平电压VOL小于等于负载
器件输入低电平电压VIL
第9章 TMS320C54x硬件设计及接口技术
表9.9 常用标准接口的电压驱动接口关系
负载器件
5VCMOS
5VTTL
5VCMOS
√
×
3.3V
TTL/LVT/LVC/
LV
×
5VTTL
×
√
×
3.3VTTL/LVT/LVC
/LV
×
√
√
驱动器件
第9章 TMS320C54x硬件设计及接口技术
3.数字逻辑器件接口电平转换电路
1)5V CMOS和5V TTL 驱动3.3V TTL/LVT/LVC/LV
• 这里主要解决一个高电平降压问题,可以利用最简单的电
阻分压法。如图9.34所示
5V CMOS/TTL
3.3V
Vout
驱动
Vin
1.6K
负载
3.3K
第9章 TMS320C54x硬件设计及接口技术
2)3.3V TTL/LVT/LVC/LV驱动5V CMOS
• 这里主要解决一个3.3V高电平的提升问题,简单的方法可
以利用OC(集电极开路)/OD(漏极开路)(如:74LVC
07)加上拉电阻的方法,如图9.35所示。
第9章 TMS320C54x硬件设计及接口技术
3)5V CMO/TTL和3.3V TTL/LVT/LVC/LV之间的双向驱动
图9.36 3.3V与5V CMOS间的双向驱动集成电平转换法
9.3 存储器扩展
C54x片内存储器资源配置
ROM
DRRAM
DSP类型
C541
28K
5K
C542
2K
10K
C543
2K
10K
C545
48K
6K
C546
48K
6K
C548
2K
8K
C549
16K
8K
C5402
4K
16K
C5409
16K
32K
C5410
16K
8K
C5416
16K
64K
C5420
32K
SARAM
24K
24K
56K
14K
168K
第9章 TMS320C54x硬件设计及接口技术
9.3.1 C54x的外部程序存储器的扩展
1. 外部EPROM程序存储器的扩展
• 外部EPROM的写入要通过专用写入工具来进行。
存储容量一般范围为256Kbit到32Mbit,有8位和
16位两种组配方式, 有双列直插式封装和表面封
装版本,有标准5V供电和低电压3.3V供电两种芯
片类型可供选择。
C54X与存储器及外围设备的接口示意图
第9章 TMS320C54x硬件设计及接口技术
2. 外部FLASH程序存储器的扩展
• Intel公司28F系列 Flash存储器简介
(1)引脚分布
A16
第9章 TMS320C54x硬件设计及接口技术
28F系列Flash芯片引脚功能描述
符号
类型
功能描述
A0–A19
输入 地址输入信号,这些地址信号将在编程和擦
除期间被锁存。28F400B3: A[0-17],
28F800B3: A[0-18], 28F160B3: A[0-19]
DQ0–DQ7 输入/输 数据输入输出信号,输入数据或命令,输出
出 数据或状态。当芯片未使能时这些数据线处
于三态状态。
DQ8–DQ15 输入/输 除了不能作为命令输入外,其它同上。
出
CE#
输入 芯片使能信号,低有效。
OE#
输入 输出使能信号,低有效。
WE#
输入 写使能信号,低有效。
第9章 TMS320C54x硬件设计及接口技术
RP# 输入 复位(RESET)/深度掉电(DEEP POWERDOWN)控制信号: 当RP#处于低电平时,器件处
于复位/深度掉电模式,这时输出处于高阻状态,
复位写状态机,拉低最小电流。当RP# 处于高电
平时,器件处于标准操作状态。当RP# 从低电平
转换到高电平时,器件默认为读阵列装态。
WP# 输入 写保护信号:为两个可以加锁的参数块提供加锁或
开锁功能。当 WP# 处于低电平时,可加锁块被加
锁,从而阻止对这些模块的编程和加锁。如果有这
些编程或擦写操作,则在状态寄存器的相应位上会
作出标记,当SR.1和SR.4同时为1时,表示对保护
块有编程操作。当SR.1和SR.5同时为1时,表示对
保护块有擦除操作。当 WP#处于逻辑高电平时,
可加锁块被解锁,这些块就可以编程和擦除。
第9章 TMS320C54x硬件设计及接口技术
VCCQ 输入 输出 VCC: 使所有输出都变成2.0V ±10%,这
时候的Vcc应为2.7V–2.85V之间。
VCC
电源: 2.7V–3.6V
VPP
编程/擦除电源: 在编程或擦除存储器块时应在
该管脚上提供2.7V–3.6V或12V ± 5% 的电压。
当VPP < VPPLK 时所有块都将被保护,以免
在不当的编程/擦除电压下对这些块编程或擦
除。
GND
地线: 所有地线都必须连接到地。
NC
不连接:这些信号可以保持悬浮。
第9章 TMS320C54x硬件设计及接口技术
(2)存储器块结构: 主块和参数块
参数块有8个小块(每块4k), 用来存放经常改写的数据,有的
位于高端地址部分 (图a) ,有的位于低端地址部分(图b)。
(a)top boot blocking
(b)bottom boot blocking
图9.38 28F400B3的片内存储器块结构
第9章 TMS320C54x硬件设计及接口技术
3)Intel公司28F系列 Flash存储器访问控制
• 表9.12 28F系列Flash芯片操作状态及有关信号状态
第9章 TMS320C54x硬件设计及接口技术
(1)读(Read)操作
第9章 TMS320C54x硬件设计及接口技术
其中,各时间段的含义与取值范围如下表所示。
延时代号
名称
访问速度
120ns
Min(
ns)
Max(
ns)
150ns
Min(
ns)
Max(
ns)
R1
读周期
R2
地址有效到数据输出延时
120
150
R3
CE# 有效到数据输出延时
120
150
R4
OE# 有效到数据输出延时
65
65
R5
RP#有效到数据输出延时
600
600
R6
CE#低电平建立时间
0
0
R7
OE#低电平建立时间
0
0
R8
CE#高电平保持时间
40
40
R9
OE#高电平保持时间
40
40
R10
地址,CE#或OE# 变化后输出保持时间
120
0
150
0
第9章 TMS320C54x硬件设计及接口技术
(2)写(Write)操作
28F400B3的写操作时序
第9章 TMS320C54x硬件设计及接口技术
各阶段的延时特性如下表所示。
延时代
号
访问速度
名称
120ns
Min(ns)
150ns
Max
(ns)
Min(ns Max(ns
)
)
W1
WE# (CE#)低有效之前 RP# 保持为高的时间
600
600
W2
CE# (WE#) 相对于 WE# (CE#) 的建立时间
0
0
W3
WE# (CE#) 脉冲宽度
90
90
W4
WE# (CE#) 变高之前的数据建立时间
70
70
W5
WE# (CE#)变高之前的地址建立时间
90
90
W6
WE# (CE#) 变高后的CE# (WE#)保持时间
0
0
W7
WE# (CE#)变高后的数据保持时间
0
0
W8
WE# (CE#)变高后的地址保持时间
0
0
W9
WE# (CE#) 高脉宽
30
30
W10
WE# (CE#)变高前的VPP建立时间
200
200
W11
SRD后的VPP保持时间
0
0
块加锁/解锁时间
200
200
第9章 TMS320C54x硬件设计及接口技术
(4)命令总线定义
命令
第一指令周期
第二指令周期
操作
地址
数据
操作
地址
数据
读阵列
写
X
FFH
智能识别
写
X
90H
读
IA
ID
读状态寄存器
写
X
70H
读
X
SRD
清除状态寄存器
写
X
50H
写(编程)
写
X
40H
写
PA
PD
交替写(编程)
写
X
10H
写
PA
PD
块擦除/确认
写
X
20H
写
BA
D0H
编程/擦除挂起
写
X
B0H
编程/擦除继续
写
X
D0H
第9章 TMS320C54x硬件设计及接口技术
(5)状态寄存器
位
字段
SR.7
WSM
S
写状态机状态 WSMS=1表示编程或块擦除工作已经完成(Ready),
WSMS=0表示编程或擦除工作正在继续(Busy)
SR.6
ESS
擦除挂起状态 ESS=1表示擦除操作已经被挂起,该位一直保持为1直到发送擦
除继续命令。ESS=0表示擦除未被挂起。
SR.5
ES
擦除状态
ES=1表示擦除操作出现错误。ES=0表示擦除操作成功
SR.4
PS
编程状态
PS=1表示编程操作出现错误。PS=0表示编程操作成功
SR.3
VPPS
VPP状态
VPPS=1表示VPP电压低,操作离开。VPPS=0表示VPP电压正
常。该位并不是一直反映VPP引脚的电压情况,只有当发出编程
或擦除命令以后,WSM才检查VPP引脚的电压情况,在VPPS位
上反映出来,并决定是否执行相应的操作。
SR.2
PPS
SR.1
BLS
SR.0
R
字段名称
说明
编程挂起状态 当PSS=1时表示编程操作已被挂起,该位将一直保持为1,直到
发出编程继续命令。当PSS=0时表示编程操作未被挂起。
块加锁状态
保留
当BLS=1时表示试图对已经加锁的块进行编程/擦除操作,当
BLS=0时表示没有对加锁的块执行编程/擦除操作。
未定义
第9章 TMS320C54x硬件设计及接口技术
位
SR.7 SR.6 SR.5 SR.4 SR.3 SR.2 SR.1 SR.0
字
段
内
容
WSMS
ESS
ES
PS
VPPS PPS
BLS
R
第9章 TMS320C54x硬件设计及接口技术
4)Intel公司28F系列 Flash存储器在DSP系统中的应用
(1)硬件连接
•
28F400B3的应用电路
第9章 TMS320C54x硬件设计及接口技术
(2)软件流程
• 28F400B3的编程流程
第9章 TMS320C54x硬件设计及接口技术
第9章 TMS320C54x硬件设计及接口技术
• 根据图9.42和图9.43所示的程序流程图编写的程序代码如
下:
.mmregs
.def Start
.text
Start:
STM #00FEH, SP
STM #03B4H, SWWSR ;设置s/w = 5
第9章 TMS320C54x硬件设计及接口技术
CALL Set_Read_Mode
; 进入正常读模式
STM #0, AR1
;AR1为块地址
CALL Erase
STM #4000H, AR1
;AR1为数据地址
LD #55AAH, B
;B包含要编程的数据
CALL Program
CALL Set_Read_Mode
Set_Read_Mode:
SSBX XF
;使能命令写
LD #0FFH, A
;读阵列命令代码
STM #4000H, AR1
;任意外部存储器地址
STL A, *AR1
;写命令代码
RPT #4
NOP
; CPU延时
RSBX XF
;关闭命令写
RET
第9章 TMS320C54x硬件设计及接口技术
Erase:
PSHM AR1
SSBX XF
LD #20H, A
STM #4000H, AR1
STL A, *AR1
LD #0D0H, A
STL A, *AR1
RPT #4
NOP
RSBX XF
E_RS:
LD *AR1, A
ADD A, #0, B
AND #80H, B
BC E_SC, BNEQ
AND #40H, A
BC Error, ANEQ
BE_RS
;保存块地址
;使能命令写
;设置命令代码
;任意外部地址
;第一个字节=20h
;第二个字节= 0D0h
; CPU延时
;关闭命令写
;获得状态
;B=A
;测试SR.7
;擦除挂起?
;重读状态寄存器SR
第9章 TMS320C54x硬件设计及接口技术
E_SC:
AND #3AH, A
BC Error, ANEQ
POPM AR1
RET
Program:
SSBX XF
LD #40H, A
STL A, *AR1
RPT #4
NOP
STL B, *AR1
RPT #4
NOP
RSBX XF
;屏蔽错误位
;恢复地址
;使能命令写
;设置编程命令代码
;AR1指向外部地址
; CPU延时
;写数据
; CPU延时
;关闭命令写
第9章 TMS320C54x硬件设计及接口技术
P_RS:
LD *AR1, A
ADD A, #0, B
AND #80h, B
BC P_RS, BNEQ
P_SC:
AND #1AH, A
BC Error, ANEQ
RET
Error:
B$
.sect ".vec"
B Start
.end
;获得状态
;B=A
;测试SR.7
;重读状态寄存器SR
;屏蔽错误位
;自循环
第9章 TMS320C54x硬件设计及接口技术
9.3.2 C54x的外部数据存储器的扩展
1. 外部SRAM数据存储器的扩展
1) IS61LV6416引脚分布
第9章 TMS320C54x硬件设计及接口技术
2)读写控制
• IS61LV6416的读写控制如表9.16决定。
第9章 TMS320C54x硬件设计及接口技术
• 其读时序如图9.45所示。
•
图9.45 IS61LV6416的读时序图
第9章 TMS320C54x硬件设计及接口技术
• 其中的定时特性如表9.17所示。
• 表9.17 IS61LV6416的读时序定时特性表
第9章 TMS320C54x硬件设计及接口技术
• 写时序如图9.46所示。
•
图9.46 IS61LV6416的写时序图
第9章 TMS320C54x硬件设计及接口技术
其中的定时特性如表9.18所示
•
表9.18 IS61LV6416的写时序定时特性表
第9章 TMS320C54x硬件设计及接口技术
3)IS61LV6416在DSP系统中的应用
• 将IS61LV6416 SRAM存储器用于C54x外部扩展数据存储
器的连接示意图如图9.47所示。
第9章 TMS320C54x硬件设计及接口技术
2. 外部EEPROM数据存储器的扩展
1)芯片简介 表9.19 24LCXX系列EEPROM
器件型号
器件容量
地址位数
地址范围
页大小
24LC00
128 位
bit7-bit0
0x00-0x0F
—
24LC01B
1 千位
bit7-bit0
0x00-0x7F
8字节
24LC02B
2 千位
bit7-bit0
0x00-0xFF
8 字节
24LC04B
4 千位
A8,bit7-bit0
0x00-0x1FF
16 字节
24LC08B
8 千位
A9,A8,bit7-bit0
0x00-0x3FF
16 字节
24LC16B
16 千位
A10,A9,A8,bit7-bit0
0x00-0x7FF
16 字节
24LC32A
32 千位
bit15-bit8,bit7-bit0
0x00-0xFFF
32 字节
24LC64
64 千位
bit15-bit8,bit7-bit0
0x00-0x1FFF
32 字节
24LC128
128 千位
bit15-bit8,bit7-bit0
0x00-0x3FFF
64 字节
24LC256
256 千位
bit15-bit8,bit7-bit0
0x00-0x7FFF
64 字节
24LC512
512 千位
bit15-bit8,bit7-bit0
0x00-0xFFFF
128 字节
24LC1024
1024 千位
A16,bit15-bit8,bit7-bit0
0x00-0x1FFFF
128 字节
第9章 TMS320C54x硬件设计及接口技术
• 常用的PDIP、表面贴片
SOIC、TSSOP和MSOP
封装的24CXX芯片如图
9.48所示:
• 芯片各引脚的功能如下表
所示
引脚名称
功能
WP
写保护输入引脚
VCC
电源输入
VSS
接地
A0
用户可配置的芯片选择引脚
A1
A2
SDA
串行数据
第9章 TMS320C54x硬件设计及接口技术
• 具体情况如表9.20所示。
器件
所用地址线
24LC00
无
24LC01B
无
24LC02B
无
24LC04B
无
24LC08B
无
24LC16B
无
24LC32A
A0, A1, A2
24LC64
A0, A1, A2
24LC128
A0, A1, A2(*)
24LC256
A0, A1, A2(*)
24LC512
A0, A1, A2
第9章 TMS320C54x硬件设计及接口技术
2)读写控制
第9章 TMS320C54x硬件设计及接口技术
•
表9.21 24LCXX系列EEPROM的定时参数
参数号
符号
参数
最小值
最大值
单位
1
FCLK
时钟频率
—
400
kHz
2
THIGH
时钟高电平时间
600
—
ns
3
TLOW
时钟低电平时间
1300
—
ns
4
TR
SDA 和SCL 上升时间
—
300
ns
5
TF
SDA 和SCL 下降时间
——
300
ns
6
THD:ST
A
起始条件保持时间
600
—
ns
7
TSU:STA
起始条件建立时间
600
—
ns
8*
THD:DA
T
数据输入保持时间
0
—
ns
9
TSU:DAT
数据输入建立时间
100
—
ns
10
TSU:STO
停止条件建立时间
600
—
ns
第9章 TMS320C54x硬件设计及接口技术
表9.21 24LCXX系列EEPROM的定时参数
11
TSU:W
P
WP 建立时间
600
—
ns
12
THD:
WP
WP 保持时间
1300
—
ns
13
*
TAA
时钟输出有效时间
—
900
ns
14
TBUF
总线空闲时间: 在开始新的数据发
送前,总线必须保持空闲时间
1300
—
ns
15
TOF
输出从VIH 最小值下降到VIL 最
大值的时间CB ≤ 100 pF
10 + 0.1CB
250
ns
16
TSP
输入滤波时间以抑制脉冲干扰
(SDA 和SCL 引脚)
—
50
ns
17
TWC
写周期时间(字节或页)
—
5
ms
18
—
耐用性
1,000,000
—
周期
数
第9章 TMS320C54x硬件设计及接口技术
3)在DSP系统中的应用
• 将24XX系列EEPROM用于C54X外部扩展数据存储器的连接示意图
如图9.50所示。
第9章 TMS320C54x硬件设计及接口技术
• 软件控制流程如图9.51所示
第9章 TMS320C54x硬件设计及接口技术
9.3.3 C54x的外部共享存储器的扩展
1. 共享SRAM
图9.52 两个54xDSP之间共享32K字的SRAM
第9章 TMS320C54x硬件设计及接口技术
2. 共享FIFO
FIFO
A→B通道
DSP A
DSP B
B→A通道
PORT A
PORT B
第9章 TMS320C54x硬件设计及接口技术
• SN74ABT7819-12芯片引脚如图9.54所示,内部结构如图9.55所示
图9.53 两个54xDSP之间共享FIFO工作原理图
第9章 TMS320C54x硬件设计及接口技术
•
•
•
图9.55 SN74ABT7819-12内部结构图
第9章 TMS320C54x硬件设计及接口技术
表9.22 SN74ABT7819-12引脚功能表
引脚名
称
输入
输出
引脚功能
A0–
A17
I/O
A端的18位双向数据端口.
B0–
B17
I/O
B端的18位双向数据端口.
CLKA
I
A口的时钟,可以和B口的时钟不一致
CLKB
I
B口的时钟
CSA
I
A口的片选信号,A口向FIFOA–B写数据或者从FIFOB–A读数据时,该
信号必须处于低电平,当该信号为高电平时,A0-A17将处于高阻状态
CSB
I
B口的片选信号,B口向FIFOB–A写数据或者从FIFOA–B读数据时,该
信号必须处于低电平,当该信号为高电平时,B0-B17将处于高阻状态
AF/A
EA
O
FIFOA–B几乎满l/几乎空标志,该标志的偏移深度可编程。假设几乎空
的偏移设置为X,几乎满的偏移设置为Y(默认情况下二者都是128),当
FIFOA–B中保存的数据比数比X低时, AF/AEA引脚输出低电平,当
FIFOA–B中保存的数据比数比512-Y高时, AF/AEA引脚输出高电平。
第9章 TMS320C54x硬件设计及接口技术
AF/AEB
O
FIFOB–A几乎满l/几乎空标志,该标志的偏移深度可编程。假设
几乎空的偏移设置为X,几乎满的偏移设置为Y(默认情况下二
者都是128),当FIFOB–A中保存的数据比数比X低时,
AF/AEB引脚输出低电平,当FIFOB–A中保存的数据比数比512Y高时, AF/AEB引脚输出高电平。
HFA
O
FIFOA–B半满标志。当FIFOA–B包含256个以上的字时HFA输出
低电平否则为高电平。
HFB
O
FIFOB–A半满标志。当FIFOB–A包含256个以上的字时HFB输出
低电平否则为高电平
IRA
O
A口输入准备好标志。当FIFOA–B满了以后,IRA输出低电平,
写将被禁止。复位后,IRA为低电平,但在复位后的第二个
CLKA从低到高跳变时,IRA将变为高电平。这时就可以往
FIFOA–B里面写数据。
第9章 TMS320C54x硬件设计及接口技术
IRB
O
B口输入准备好标志。当FIFOB–A满了以后,IRB输出低电平,写将被
禁止。复位后,IRB为低电平,但在复位后的第二个CLKB从低到高跳
变时,IRB将变为高电平。这时就可以往FIFOB–A里面写数据。
ORA
O
A口输出准备好标志。FIFOB–A空了以后,ORA输出低电平,读将被禁
止。当ORA为高电平时,已经准备好输出的数据将在读写信号控制下
出现在A0–A17上。复位后,ORA为低电平,但在复位后的第二个CLKA
从低到高跳变时,ORA将变为高电平。
ORB
O
B口输出准备好标志。FIFOA–B空了以后,ORB输出低电平,读将被禁
止。当ORB为高电平时,已经准备好输出的数据将在读写信号控制下
出现在B0–B17上。复位后,ORB为低电平,但在复位后的第二个CLKB
从低到高跳变时,ORB将变为高电平。
第9章 TMS320C54x硬件设计及接口技术
PENA
I
AFAEA编程使能。在FIFOA–B复位后,在写阵列之前,如果PENA 为
低电平, CLKA 为高电平,A0–A7上的数据将被锁存作为AF/AEA的
偏移数值。
PENB
I
AFAEB编程使能。在FIFOB–A复位后,在写阵列之前,如果PENB 为
低电平, CLKB 为高电平,B0–B7上的数据将被锁存作为AF/AEB的
偏移数值。
RENA
I
A口读使能。高电平时允许A口从FIFOB–A读取数据。
RENB
I
B 口读使能。高电平时允许B口从FIFOA–B读取数据。
RSTA
I
FIFOA–B复位。当RSTA为低电平时,出现四个CLKA的低到高跳变和
四个CLKB的低到高跳变将对FIFOA–B进行复位。复位的结果使HFA
为低, IRA为低, ORA 为低, AF/AEA为高。
第9章 TMS320C54x硬件设计及接口技术
RSTB
I
FIFOB–A复位。当RSTB为低电平时,出现四个CLKA的低到高跳变
和四个CLKB的低到高跳变将对FIFOB–A进行复位。复位的结果使
HFB为低, IRB为低, ORB为低, AF/AEB为高。
WENA
I
A口写使能。高电平时允许A口向FIFOA–B写入数据。
WENB
I
B口写使能。高电平时允许B口向FIFOB–A写入数据。
WRA
I
A口读/写选择。高电平为写,低电平为读。
WRB
I
B口读/写选择。高电平为写,低电平为读。
第9章 TMS320C54x硬件设计及接口技术
•
•
两个54xDSP之间共享FIFO连接示意图
第9章 TMS320C54x硬件设计及接口技术
•
DSP与FIFO的连接示意图
第9章 TMS320C54x硬件设计及接口技术
•
•
端口A的读写时序图如图9.58所示:
(a)A口的读时序
第9章 TMS320C54x硬件设计及接口技术
•
(b)A口的写时序
第9章 TMS320C54x硬件设计及接口技术
3. 共享双口RAM
•
•
图9.59 双口RAM IDT707278S/L的引脚分布
第9章 TMS320C54x硬件设计及接口技术
•
双口RAM IDT707278S/L的内部结构图
第9章 TMS320C54x硬件设计及接口技术
• 芯片引脚功能如表9.23所示:
引脚名称
输入输出
功能
A0L- A12L
A0R- A12R
I
地址信号线
BA0L- BA1L
BA0R- BA1R
I
存储器块地址
MBSELL
MBSELR
I
邮箱地址控制门
BKSEL0-3
I
存储器块选择输入
R/WL
I
读写使能
第9章 TMS320C54x硬件设计及接口技术
OER
I
输出使能
CE0L CE1L
CE0R CE1R
I
片选使能
I
字节使能
I/O
16位双向数据线
INTL
INTR
O
中断标志
VCC
GND
-
+5V电源
地
UBL
UBR
I/O0L I/O0R -
LBL
LBR
I/O15L
I/O15R
第9章 TMS320C54x硬件设计及接口技术
• 表9.24 IDT707278S/L存储器块选择真值表
第9章 TMS320C54x硬件设计及接口技术
•
•
正常读操作的时序如图9.61所示。
双口RAM IDT707278S/L的读时序图
第9章 TMS320C54x硬件设计及接口技术
• 正常写操作的时序如图9.62所示。
• 图9.62 双口RAM IDT707278S/L的写时序图
第9章 TMS320C54x硬件设计及接口技术
• 双口RAM IDT707278S/L在DSP系统中的
应用如图9.63所示。
•
图9.63 双口RAM IDT707278S/L在DSP系统中的应用
第9章 TMS320C54x硬件设计及接口技术
9.4 A/D、D/A与DSP的接口技术
将模拟信号转换成数字信号的过程为ADC,将数
字信号转换成模拟信号的过程为DAC。
ADC的性能指标有:
(1)分辨率
DAC的性能指标有:
(2)偏移误差
(1)分辨率
(3)量化误差
(2)建立时间
(4)满刻度误差
(3)内部组成
(5)转换速率
(4)外部接口
(6)内部配置
(7)外部接口
第9章 TMS320C54x硬件设计及接口技术
9.4.1 TLV320AIC23B芯片简介
•
是一种高性能立体声编解
码芯片。它内部同时集成
了ADC和DAC。音频输入
包括了麦克风输入和立体
声输入;音频输出为立体
声输出。支持SPI和IIC接
口
图9.64 TLV320AIC23B的引脚分布
第9章 TMS320C54x硬件设计及接口技术
• 其内部结构如图9.65所示。
第9章 TMS320C54x硬件设计及接口技术
• TLV320AIC23B的引脚功能如表9.25所示
引脚名称
输入输出
引脚功能
AGND
-
模拟地
AVDD
-
BCLK
I/O
BVDD
-
缓存器电源输入,电压范围 2.7 V ~3.6 V.
CLKOUT
O
时钟脉冲输出。 这是 XTI 输入的缓存版本,其频率为
XTI的1或 1/2倍频率. 其频率值由采样率控制寄存器的
D7位来选择。
模拟电源输入. 额定电压值为3.3 V
I2S位串行时钟。在音频主模式中, AIC23B 产生信号
并发送到DSP。在音频从模式中,信号是由DSP产生
的。
第9章 TMS320C54x硬件设计及接口技术
CS
I
控制口输入锁存/地址选择。在SPI 控制模式
下这个输入作为数据锁存控制。在2线制控
制模式下这个输入定义了设备地址域的第七
位。
DIN
I
I2S 格式串行数据输入到∑-△立体声 DAC
DGND
-
数字地
DOUT
O
∑-△立体声ADC 的I2S 格式串行数据输出
DVDD
-
数字电源输入,电压范围 1.4 V~ 3.6 V.
第9章 TMS320C54x硬件设计及接口技术
HPGND
- 模拟耳机放大器地
HPVDD
- 模拟耳机放大器电源输入. 额定电压3.3 V
LHPOUT
O 左立体声混频通道放大器耳机输出。额定0-dB 输出
电平是1 VRMS.。以1-dB为步长提供–73 dB ~6 dB
的增益
LLINEIN
I 左立体声声道输入通道。额定0-dB 输入电平是1
VRMS.。以1.5-dB为步长提供-34.5 dB ~12 dB 的增
益
LOUT
O 左立体声混频通道声道输出。额定输出电平是1.0
VRMS.
LRCIN
I I2S DAC-字时钟信号(同步信号)。在音频主模式
/ 中,TLV320AIC23B 产生帧同步信号并发送到DSP。
O 在音频从模式中,该信号是由DSP产生的。
第9章 TMS320C54x硬件设计及接口技术
LRCOUT
I/O I2S ADC-字时钟信号(同步信号). 在音频主模式中,
TLV320AIC23B产生帧同步信号并发送到DSP。在音频
从模式中,该信号是由DSP产生的。
MICBIAS
O
缓冲低噪声电压输出,适合于做驻极体麦克风装
置偏压。额定电压电平是3/4 AVDD 。
MICIN
I
缓冲放大器输入,适合驻极体麦克风装置使用。
没有外部电阻器能提供默认的为5的增益。
MODE
I
串行接口模式输入。
NC
-
未使用,无内部连接
RHPOUT
O
右立体声混频通道放大器耳机输出。额定0-dB 输
出电平是1 VRMS.。以1-dB为步长提供–73 dB ~6
dB 的增益
第9章 TMS320C54x硬件设计及接口技术
RLINEIN
I
右立体声声道输入通道。额定0-dB 输入电平是1
VRMS.。以1.5-dB为步长提供-34.5 dB ~12 dB 的增益
ROUT
O
右立体声混频通道声道输出。额定输出电平是1.0
VRMS.
SCLK
I
控制口串行时钟。对SPI和2线控制模式来说,这是串
行时钟输入。
SDIN
I
控制口串行数据输入。对SPI和2线控制模式来说,这
是串行数据输入,而且还用来在复位后选择控制协议。
VMID
I
电压退耦输入。10-µF和0.1-µF电容器 应该并联接到这
个终端上用来进行噪声滤波。额定电压为1/2 AVDD
XTI/MCL
K
I
晶振或外部时钟输入。用作TLV320AIC23B 所有内部
时钟的引出。
XTO
O
晶振输出。连接到外部应用电路,在模式下
TLV320AIC23B作为音频主定时控制。不在有外部时钟
源的应用电路中使用。
第9章 TMS320C54x硬件设计及接口技术
9.4.2 TLV320AIC23B的控制
1. 内部控制寄存器
• 表9.26 TLV320AIC23B的内部控制寄存器(共11个)
寄存器
地址
寄存器名称
寄存器功能
0000000
立体声左声道输入音量控制寄存器
控制立体声左声道输入的音量
0000001
立体声右声道输入音量控制寄存器
控制立体声右声道输入的音量
0000010
耳机左声道输出音量控制寄存器
控制耳机左声道输出音量
0000011
耳机右声道输出音量控制寄存器
控制耳机右声道输出音量
第9章 TMS320C54x硬件设计及接口技术
0000100 模拟音频通路控制寄存器
模拟接口方式选择控制。
0000101
数字音频通路控制寄存器
控制芯片内部ADC和DAC的工作方式。
0000110
功率控制寄存器
控制芯片内部各个功能单元的开或者关。
0000111
数字接口模式控制寄存器
控制数字口的接口方式。
0001000 采样频率控制寄存器
设置A/D变换的采样频率。
0001001
数字接口激活寄存器
用于激活数字接口。
0001111
复位寄存器
用于复位整个芯片。
每个控制寄存器地址占据7个位
第9章 TMS320C54x硬件设计及接口技术
1)左声道输入通道音量控制寄存器(地址: 0000000)
位
D8
D7
D6 D5
D4
D3
D2
D1
D0
•
功能 LRS LIM
X
X LIV4 LIV3 LIV2 LIV1
0
0
0
默认
1
1
0
1
1
每个寄存器的数据长度位9位:D[8:0]
LIV0
1
第9章 TMS320C54x硬件设计及接口技术
2)右声道输入通道音量控制寄存器(地址: 0000001)
•
位
D8
D7
D6
D5
D4
D3
D2
D1
D0
功能
RLS
RIM
X
X
RIV4
RIV3
RIV2
RIV1
RIV0
默认
0
1
0
0
1
0
1
1
1
其它寄存器:略
第9章 TMS320C54x硬件设计及接口技术
3)左通道耳机音量控制寄存器(地址: 0000010)
位
D8
功能
•
LRS
默认
0
D7
D6
D5
LZC LHV6 LHV5
1
1
1
D4
D3
D2
D1
D0
LHV4
LHV3
LHV2
LHV1
LHV0
1
1
0
0
1
第9章 TMS320C54x硬件设计及接口技术
4)右通道耳机音量控制寄存器(地址: 0000011)
位
D8
D7
D6
D5
D4
D3
D2
D1
D0
RLS RZC RHV6 RHV5 RHV4 RHV3 RHV2 RHV1 RHV0
功能
•
默认
0
1
1
1
1
1
0
0
1
第9章 TMS320C54x硬件设计及接口技术
5)模拟音频通道控制寄存器(地址: 0000100)
位
D8
D7
D6
D5
D4
D3
D2
D1
D0
功能
STA2
STA1
STA0
STE
DAC
BYP
INSEL
MICM
MICB
默认
0
0
0
0
1
1
0
1
0
第9章 TMS320C54x硬件设计及接口技术
STA[2:0] 和 STE
•
STE
STA2
STA1
STA0
ADDED SIDETONE
1
1
X
X
0 dB
1
0
0
0
–6 dB
1
0
0
1
–9 dB
1
0
1
0
–12 dB
1
0
1
1
–18 dB
0
X
X
X
Disabled
第9章 TMS320C54x硬件设计及接口技术
6)数字音频通道控制寄存器(地址: 0000101)
位
功能
•
默认
D8 D7
D6
D5 D4
D3
D2
X
X
X
X
X
DACM
DEEMP1
0
0
0
0
0
0
1
D1
D0
DEEMP0 ADCHP
0
0
第9章 TMS320C54x硬件设计及接口技术
7)省电控制寄存器(地址: 0000110)
•
位
D8
D7
D6
D5
D4
D3
D2
功能
X
OFF
CLK
OSC
OUT
DAC
ADC
默认值
0
0
0
0
0
0
1
D1
D0
MIC LINE
1
1
第9章 TMS320C54x硬件设计及接口技术
8)数字音频接口格式寄存器(地址: 0000111)
D8 D7
D6
D5
D4
D3
D2
D1
D0
功能
X
X
MS
LRSWAP
LRP
IWL1
IWL0
FOR1
FOR0
默认值
0
0
0
0
0
0
0
0
1
位
•
第9章 TMS320C54x硬件设计及接口技术
9)采样率控制寄存器(地址: 0001000)
•
位
D8
D7
功能
X
CLKOUT
默认
0
0
D6
D5
D4
D3
D2
D1
CLKIN SR3 SR2 SR1 SR0 BOSR
0
1
0
0
0
0
D0
USB/Normal
0
第9章 TMS320C54x硬件设计及接口技术
10)数字接口激活寄存器 (地址: 0001001)
位
D8
• 功能
默认值
X
0
D7
D6
RES RES
0
0
D5
D4 D3 D2
D1
D0
X
X
X
X
X
ACT
0
0
0
0
0
0
第9章 TMS320C54x硬件设计及接口技术
11)复位寄存器 (地址: 0001111)
位
D8
D7
D6
D5
D4
D3
D2
D1
D0
功能
RES
RES
RES
RES
RES
RES
RES
RES
RES
默认值
0
0
0
0
0
0
0
0
0
第9章 TMS320C54x硬件设计及接口技术
2.内部控制接口
控制接口就是用来对设备寄存器进行编程处理的。控制接口具有两种
工作方式:3线的SPI方式和2线的IIC方式。
1)SPI模式
将数据字锁
存入AIC
锁存数据位
•
1
16
串行位时钟
•
串行数据输入
控制地址位
•
控制数据位
TLV320AIC23B的SPI模式控制时序
第9章 TMS320C54x硬件设计及接口技术
2)2线(I2C)模式(或写为IIC或I2C)
在2线模式中,数据传送用SDIN作为串行数据输入,SCLK作为串行时钟。当
SCLK为高时SDIN的下降沿作为开始。开始之后的第7位决定总线上的那一个设备
接收数据,R/W决定了数据的传送方向。在第九个时钟周期把SDIN置低,承认数
据传送。在接下来的两个8位块实现控制。数据传送完的结束条件是当SCLK为高
是SDIN引脚的一个上升沿的到来。
B[15:9]控制地址位;B[8:0]控制数据位
串行脉冲
串行数据输入
N
数据传
送方向
承认数
据传送
图9.67 TLV320AIC23B的两线模式控制时序
第9章 TMS320C54x硬件设计及接口技术
3.模拟接口
1)声道输入接口
CD播放器
图9.68 TLV320AIC23B的声道输入接口
第9章 TMS320C54x硬件设计及接口技术
2)麦克风输入
TLV320AIC23B的麦克风输入接口
第9章 TMS320C54x硬件设计及接口技术
其他方式:
3)声道输出
4)耳机输出
5)模拟旁路方式
6)侧音插入
第9章 TMS320C54x硬件设计及接口技术
4.数字音频接口
TLV320AIC23B 支持4种音频接口方式:
• Right justified
• Left justified
• I2S mode
• DSP mode
第9章 TMS320C54x硬件设计及接口技术
1)Right-Justified方式
第9章 TMS320C54x硬件设计及接口技术
2)Left-Justified方式
第9章 TMS320C54x硬件设计及接口技术
3)I2S方式
第9章 TMS320C54x硬件设计及接口技术
4)DSP方式
第9章 TMS320C54x硬件设计及接口技术
5.音频采样率
1)采样率控制寄存器(地址: 0001000)
位
D8
D7
D6
D5
D4
D3
D2
D1
D0
•
功能
X
CLKOUT
CLKIN
SR3
SR2
SR1
SR0
BOSR
USB/Normal
默认值
0
0
0
1
0
0
0
0
0
第9章 TMS320C54x硬件设计及接口技术
2)USB-Mode采样率(MCLK = 12 MHz)
采样率
滤波器类型
采样率控制设置
ADC
(kHz)
DAC
(kHz)
SR3
SR2
SR1
SR0
BOSR
96
96
3
0
1
1
1
0
88.2
88.2
2
1
1
1
1
1
48
48
0
0
0
0
0
0
44.1
44.1
1
1
0
0
0
1
32
32
0
0
1
1
0
0
8.021
8.021
1
1
0
1
1
1
8
8
0
0
0
1
1
0
48
8
0
0
0
0
1
0
44.1
8.021
1
1
0
0
1
1
8
48
0
0
0
1
0
0
8.021
44.1
1
1
0
1
0
1
第9章 TMS320C54x硬件设计及接口技术
3)Normal-Mode采样率
(a)MCLK = 12.288 MHz
采样率
滤波器类型
采样率控制设置
ADC
(kHz)
DAC
(kHz)
SR3
SR2
SR1
SR0
BOSR
96
96
2
0
1
1
1
0
48
48
1
0
0
0
0
0
32
32
1
0
1
1
0
0
8
8
1
0
0
1
1
0
48
8
1
0
0
0
1
0
8
48
1
0
0
1
0
0
第9章 TMS320C54x硬件设计及接口技术
(b)MCLK = 11.2896 MHz
采样率
滤波器类型
ADC(kHz)
DAC(kHz)
采样率控
制设置
SR3
SR2
SR1
SR0
BOSR
88.2
88.2
2
1
1
1
1
0
44.1
44.1
1
1
0
0
0
0
8.021
8.021
1
1
0
1
1
0
44.1
8.021
1
1
0
0
1
0
8.021
44.1
1
1
0
1
0
0
第9章 TMS320C54x硬件设计及接口技术
(c)MCLK = 18.432 MHz
采样率
滤波器类型
采样率控制设置
ADC
(kHz)
DAC
(kHz)
SR3
SR2
SR1
SR0
BOSR
96
96
2
0
1
1
1
48
48
1
0
0
0
0
32
32
1
0
1
1
0
8
8
1
0
0
1
1
48
8
1
0
0
0
1
1
1
1
8
48
1
0
0
1
0
1
1
1
第9章 TMS320C54x硬件设计及接口技术
(d)MCLK = 16.9344 MHz
采样率
滤波器类型
采样率控制设置
ADC
(kHz)
DAC
(kHz)
SR3
SR2
SR1
SR0
BOSR
88.2
88.2
2
1
1
1
1
1
44.1
44.1
1
1
0
0
0
1
8.021
8.021
1
1
0
1
1
1
44.1
8.021
1
1
0
0
1
1
8.021
44.1
1
1
0
1
0
1
第9章 TMS320C54x硬件设计及接口技术
9.4.3 TLV320AIC23B的应用
• TLV320AIC23B在DSP系统中的典型应用如图9.74所示。
LINEOUTL->LOUT
数据
接口
LINEOUTR->ROUT
LINEINL->LLINEIN
LLINER->RLINEIN
输入
输出
控制接口
第9章 TMS320C54x硬件设计及接口技术
9.5 Bootloader功能的实现
9.5.1 引导(Boot)顺序及引导模式简介
• Bootloader”程序按照一定的顺序检查你选择了哪种“加载
模式”,TMS320C5409为例(不同型号的DSP其检查顺序
是有一些区别的)说明其检查顺序是:
1)主机接口(HPI)模式
2)串行EEPROM模式
3)并行模式
4)通过McBSP1的标准串口模式
5)通过McBSP2的标准串口模式
6)通过McBSP0的标准串口模式
7)I/O模式
TMS320C5409检测顺序
Reset
HPI模式
INT2有效?
YES
有效入口点?
YES
NO
转向入口点
串行EEPROM模式
NO
转向入口点
TMS320C5409检测顺序
串行EEPROM模式
INT3有效?
NO
YES
有效串行
EEPROM?
YES
NO
加载代码
从I/O空间FFFFh
读源地址
并行模式
TMS320C5409检测顺序
从I/O空间FFFFh
读源地址
有效并行模式?
并行模式
YES
NO
从数据空间
FFFFh读源地址
有效并行模式?
NO
初始化串口
设置XF为低电平
YES
加载代码
TMS320C5409检测顺序
标准串口模式
McBSP1?
YES
有效关键字?
YES
NO
NO
McBSP2?
加载代码
YES
有效关键字?
YES
NO
NO
McBSP0?
加载代码
YES
有效关键字?
YES
NO
NO
加载代码
TMS320C5409检测顺序 I/O模式
BIO为低电平?
YES
有效关键字?
NO
YES
NO
加载代码
HPI模式(再一次)
有效入口点?
NO
YES
加载代码
TMS320C5409检测顺序
第9章 TMS320C54x硬件设计及接口技术
• 串行EEPROM引导模式的连接图:
第9章 TMS320C54x硬件设计及接口技术
串行EEPROM引导模式的读操作时序图:
第9章 TMS320C54x硬件设计及接口技术
• 标准串行引导模式的定时要求
第9章 TMS320C54x硬件设计及接口技术
I/O引导模式的握手协议
9.5.2 引导(Boot)表格式
字
1
2
.
.
.
.
R
R+1
.
.
.
Bootloader 16位引导表格式
内容
10AAh (源程序的存储器宽度是16位)
寄存器设置值 (适用于特定引导模式的)
.
寄存器设置值
入口点的XPC(其低7位作为A23–A16)
入口点的PC(16位作为A15–A0)
第一段的块大小
第一段的目的起始地址XPC值(7位)
第一段的目的起始地址PC值(16位)
源代码第一段的第一个字
.
Bootloader 16位引导表格式
.
.
.
.
.
.
.
.
.
.
.
.
.
第二段的块大小
第二段的目的起始地址XPC值(7位)
第二段的目的起始地址PC值(16位)
源代码第二段的第一个字
.
源代码第二段的最后一个字
.
最后一段的块大小
最后一段的目的起始地址XPC值(7位)
最后一段的目的起始地址PC值(16位)
源代码最后一段的第一个字
.
源代码最后一段的最后一个字
Bootloader 8位引导表格式
字节
内容
1
2
3
4
.
.
.
.
.
2R–1
2R
MSB = 08h(源程序的存储器宽度为8位)
LSB = 0AAh
设置寄存器的MSB(高字节)
设置寄存器的LSB(低字节)
.
设置寄存器的MSB
设置寄存器的LSB
入口点的XPC的MSB
入口点的XPC的LSB(仅适用低7位)
入口点的PC的MSB
入口点的PC的LSB
Bootloader 8位引导表格式
2R+1
2R+2
2R+3
2R+4
2R+5
2R+6
.
.
.
.
.
.
第一段的块大小的MSB
第一段的块大小的LSB
第一段的目的开始地址的XPC的MSB
第一段的目的开始地址的XPC的LSB (7位)
第一段的目的开始地址的PC的MSB
第一段的目的开始地址的PC的LSB
源程序第一段第一个字的MSB
.
源程序第一段最后一个字的LSB
第二段的块大小的MSB
第二段的块大小的LSB
第二段的目的开始地址的XPC的MSB
Bootloader 8位引导表格式
第二段的目的开始地址的XPC的LSB (7位)
.
第二段的目的开始地址的PC的MSB
.
第二段的目的开始地址的PC的LSB
.
源程序第二段第一个字的MSB
.
.
.
源程序第二段最后一个字的LSB
.
.
Bootloader 8位引导表格式
.
最后一段的目的开始地址的XPC的MSB
.
最后一段的目的开始地址的XPC的LSB (7位)
.
最后一段的目的开始地址的PC的MSB
.
最后一段的目的开始地址的PC的LSB
.
源程序最后一段第一个字的MSB
.
.
.
源程序最后一段最后一个字的LSB
2n
2n+1
00h
00h表示源程序结束
第9章 TMS320C54x硬件设计及接口技术
9.5.3 引导(Boot)表的生成
• 利用这种工具生成引导表的步骤是:
1.汇编(或编译)程序代码时使用“-v548”汇编选项
2.链接文件
3.格式转换
格式转换有关的链接命令文件内容如下:
•
myfile.out /* 输入COFF文件名
•
–e 0300h /* 入口点符号(地址).
•
–a /* ASCII hex 输出文件格式
•
–boot /* Bootload 输入文件中的所有段
•
–bootorg SERIAL /* 产生串行口引导表
•
–memwidth 8 /* EEPROM宽度是8位
•
–o myfile.hex /* 输出文件名
第9章 TMS320C54x硬件设计及接口技术
9.6 C54x系统设计实例
9.6.1 DSP系统设计步骤
• DSP系统设计的主要步骤
第9章 TMS320C54x硬件设计及接口技术
• 依据此设计流程,一般包含以下几个步骤:
1.根据项目要求撰写项目任务书。任务书应清晰地描述系统的功能和待
完成的任务,描述的形式可采用各种方式,牢牢把握设计目标。
2.根据任务书定义系统性能指标写出设计计划书,并由任务书中的待实
现功能转换为DSP系统的性能指标要求,然后进行仿真实验。实验可
用软件模拟,也可用其他仪器实地进行,以确定适合DSP的最佳算法。
3.根据目标要求确定对芯片的要求(如速度、精度、动态范围、体积以
及价格、市场供货、配套服务等)选择DSP芯片和外围器件。
4.进行硬件设计、调试与开发。一般都要借助于专用工具,对于硬件调
试要采用硬件仿真器,软件调试可采用软件仿真环境如CCS即可。
5.系统总装与集成测试。就是将各部件与模块总装组成一台样机,并在
实际系统中运行。并随时通过调整系统各组成部件或参数改进系统性
能。
第9章 TMS320C54x硬件设计及接口技术
9.6.2 语音信号处理概述
1. 语音编解码
• 语音编码方法归纳起来可以分成三大类:
1)波形编码
2)参数编码
3)混合编码
第9章 TMS320C54x硬件设计及接口技术
参数编码的基础是语音信号的产生模型,如图9.81所示
2. G.723协议
• 其处理流程框图如图9.82所示
• G.723解码器处理流程框图
第9章 TMS320C54x硬件设计及接口技术
9.6.3 语音编解码系统的设计
1. 设计要求
1)对器件的要求
• 系统体积尽可能的小,功耗和价格尽可能的低,且应满足
双路立体声效果,且可以作为网络终端使用
2)对软件的要求
• 由于G.723算法复杂,因此编程应注意对代码的优化,首
先应满足实时性要求,执行每一帧的编码运算其时间应小
于30ms。由于是双路编解码,时间应小于15ms。
第9章 TMS320C54x硬件设计及接口技术
2. 系统硬件组成
•
G.723实时编解码器硬件构成
McBSP
McBSP
第9章 TMS320C54x硬件设计及接口技术
3. 语音前置滤波与AD/DA转换
• 前置滤波与AD/DA转换采用TLV320AIC23B芯片
实现。TLV320AIC23B是一种带有高度集成模拟
功能的高性能立体声音频编解码芯片。它将模数
转换(ADCs)和数模转换(DACs)高度集成在芯
片内部,ADC的sigma-delta调节器具有三阶多
位结构,在这种结构中具有如下特性:在音频采
样率达96KHz时就有高达90分贝的信噪比,同时
在压缩中可以使能高保真音频录音和省电设计。
第9章 TMS320C54x硬件设计及接口技术
4. 串口通信电路设计
• McBSP通过6个引脚(BDX、BDR、BCLKX、
BCLKR、BFSX 和BFSR)与外设接口。
1)MAX3111通用异步收发器
• MAX3111通用异步收发器是MAXIM公司为微处理
器系统设计的通用异步收发器UART,包括振荡器、
可编程波特率发生器、可屏蔽的中断源、8字节的
接收FIFO缓冲器和两个RS232电平转换器。
2)DSP与MAX3111的接口设计
• DSP与MAX3111联接如图9.85所示
第9章 TMS320C54x硬件设计及接口技术
5. USB接口电路设计:
• ISP1581与DSP的连接
第9章 TMS320C54x硬件设计及接口技术
6. G.723语音编解码在C54x上的编程及优化
• G.723语音编解码是一比较复杂的算法,通常进
行这类编程的步骤是模块化编程,即可分为数据
采集模块、多通道串口接收数据模块、语音编解
码模块及与上位机通信模块等。如采用DSPBIOS
对模块进行统一管理和调度,则各模块编程时应
遵循DSPBIOS所规定的编程规范。
• 通常数据采集模块,多通道串口接收数据模块,
与上位机通信模块可直接采用汇编编程,语音编
解码模块的编程一般采用C语言进行定点化编程。
第9章 TMS320C54x硬件设计及接口技术
9.7 DSP系统的调试与抗干扰措施
9.7.1 DSP系统调试
1. 硬件调试步骤
1)焊接元器件之前:先用万用表测量电源和地址
之间是否有短路现象,电阻应该足够大。
2)元器件焊接之后,上电之前:用万用表检查电
源、地之间是否有短路或者电阻很小的情况,测
量关键信号线(如读写、时钟、复位、片选等)
的连接(一定是从一个元件的引脚到所连接元件
的对应引脚)情况。
第9章 TMS320C54x硬件设计及接口技术
3)上电后:如果前两项都已通过,这时可以接上
电源。
4)前3步确认无误后:这时就可以用示波器检查各
电源端口、时钟端口、复位端口的信号是否正常。
5)关上电源,插上仿真接口:插仿真接口时,要
注意接口的方向并保证接线正确
6)简单测试:编写一些简单的程序,对DSP系统
的各组成部分(尤其是关键部件,如存储器,I/O,
通信口等)进行操作。
第9章 TMS320C54x硬件设计及接口技术
2. 软件编程与调试
1)首先应该搭建好程序框架,这包括命令配置文
件,中断向量表的建立,头文件的建立,主程序
的构建,包含必要的库函数。
2)对于程序功能的增加,可以先增加最基本的部
分,比如初始化部分。
3)调试程序时,除了时序要求非常严格的程序以
外,大多数可以在Simulator环境下进行。
第9章 TMS320C54x硬件设计及接口技术
4)对于关键的核心算法,除了保证算法逻辑上的
正确性,还应该注意算法的执行效率。
5)要注意堆栈的设置和使用。
6)要有好的编程风格。
7)程序调试要有调试记录,记录故障现象,解决
方法,以免以后程序维护时进行查询,也便于积
累编程经验。
8)每次程序的调整,都要有新的版本记录,同时,
也要保留好旧的版本,以便新的版本有问题时能
够恢复到旧的版本。
第9章 TMS320C54x硬件设计及接口技术
9.7.2 DSP系统抗干扰措施
• 干扰源:指产生干扰的元件、设备,或信号源。一般来讲,
只要有较大的电压或电流产生突变,或者存在较强电磁场
的地方,都容易对数字电路产生干扰,形成干扰源。如:
继电器、可控硅、电机、开关电源、高频时钟等都可能成
为干扰源。
• 传播路径:指干扰信号从干扰源传播到敏感器件的通路或
媒介。典型的干扰传播路径是通过导线的传导和空间的辐
射形成的。
• 敏感器件:指容易被干扰的对象。如:A/D、D/A变换器,
DSP系统,其它高速数字IC, 微弱信号放大器等。
• 抗干扰设计的基本原则是:抑制干扰源,切断干扰传播路
径,提高敏感器件的抗干扰性能。
第9章 TMS320C54x硬件设计及接口技术
• 在DSP系统设计中,针对这三个基本原则的相应措施有:
• 抑制干扰源
1) 电源的引入要增加高、低频滤波。
2) 为电路板上每个IC并接一个0.01μF~0.1μF高频电容,以
减小IC对电源的影响,也减小电源里面的高频信号对本IC
有影响。
3) 在DSP系统中,各部分元器件的抗干扰能力是有不同的。
第9章 TMS320C54x硬件设计及接口技术
4) 对于DSP 驱动功率器件,尤其是功率开关器件的
应用系统,功率器件的电源要单独供电。
5) 带有射频或天线的应用系统,射频或天线电路最
好是单独组板,不能单独组板的也要靠近板子的
一个边或者一个角落,用地线包围。
6) 必要的时候,将核心的弱电DSP系统板用金属屏
蔽罩屏蔽起来。并将屏蔽罩的外壳接整个设备的
大地
第9章 TMS320C54x硬件设计及接口技术
• 切断干扰传播路径和提高敏感器件的抗干扰性能
• 在DSP系统中,切断干扰传播路径和提高敏感器件的抗干
扰性能的常用措施如下:
1) 电路板合理分区,如强、弱信号,数字、模拟信号。尽可
能把干扰源(如电机,继电器)与敏感元件(如单片机)
远离。
2) 注意晶振布线。晶振与DSP引脚尽量靠近,用地线把时钟
区隔离起来,晶振外壳接地并固定。
3) 消弱模拟信号与模拟信号之间的相互干扰。布线时模拟信
号尽量走粗一些,如果有条件,2个模拟信号之间用地线
间隔。数字信号尽量远离模拟信号,数字信号不能穿越模
拟地。
第9章 TMS320C54x硬件设计及接口技术
4) 采用多层(4层以上)布线。电源和地线各占一层,信号
线占两层或者两层以上。减少电源、地线的连接距离,这
样除了可以减小压降外,更重要的是降低耦合噪声。
5) 对于DSP芯片闲置的I/O口,不要悬空,要接地或接电源。
其它IC的闲置端在不改变系统逻辑的情况下接地或接电源。
6) 布线时尽量避免信号形成环路,以降低感应噪声。
7) 高速信号线的连接要考虑阻抗匹配问题,通过电路仿真技
术进行仿真,适当地增加一些阻抗匹配电容、电感或电阻,
防止板内形成谐振电路,构成强干扰信号源。
作业
习题9.1, 9.2,9.3

similar documents